一种半导体结构，在沉积钌之后，退火金属栅极及/或中段结构的钌以减少甚至消除缝隙。由于退火减少或移除沉积的钌中的缝隙，金属栅极及/或中断结构的电阻降低而增加电性效能。此外对金属栅极而言，退火可产生更一致的沉积轮廓，其可使时间控制的蚀刻工艺产生更一致的栅极高度。如此一来，蚀刻后的更多金属栅极可作用，其可在制造电子装置时增加良率。其可在制造电子装置时增加良率。其可在制造电子装置时增加良率。
【技术实现步骤摘要】
半导体结构
[0001]本技术实施例涉及半导体结构，尤其涉及退火栅极结构或导电结构的钌以减少或消除其缝隙。
技术介绍
[0002]随着半导体装置的制造方法进展与技术工艺节点尺寸缩小，短通道效应如热载子劣化、势垒降低、量子限制、与其他问题将影响晶体管。此外，随着晶体管的栅极长度缩小以用于较小的技术节点，将增加源极/漏极电子穿隧，其亦增加晶体管的关闭电流(比如在晶体管关闭时流动穿过晶体管通道的电流)。硅/硅锗纳米结构晶体管如纳米线、纳米片、与全绕式栅极装置可能克服较小技术节点的短通道效应。纳米结构晶体管相对于其他种类的晶体管，为减少短通道效应与增加载子迁移率的有效结构。
技术实现思路
[0003]本公开的目的在于提出一种半导体结构，以解决上述至少一个问题。
[0004]此处所述的一些实施方式提供半导体结构。半导体结构包括多个纳米结构通道，位于半导体基板上并沿着垂直于半导体基板的方向配置。半导体结构还包括栅极结构，包覆每一纳米结构通道，其中栅极结构包括钌，且钌中实质上无缝隙。
[0005]根据本公开其中的一个实施方式，钌包括的裸片数量为5至15。
[0006]根据本公开其中的一个实施方式，钌包括多个裸片，且多个所述裸片的中位数尺寸为6nm至15nm。
[0007]根据本公开其中的一个实施方式，每一多个所述纳米结构通道的高度为4nm至6nm。
[0008]根据本公开其中的一个实施方式，还包括：一盖沉积于该栅极结构上，其中该盖与该纳米结构通道物理地隔有该栅极结构。
[0009]此处所述的一些实施方式提供半导体结构。半导体结构包括凹陷，位于栅极接点或源极/漏极接点上的介电层中；以及导电结构，位于凹陷中，其中导电结构包括实质上无缝隙的钌。
[0010]根据本公开其中的一个实施方式，该栅极接点或该源极/漏极接点为前段工艺的接点，而该导电结构为中段工艺的接点。
[0011]根据本公开其中的一个实施方式，该导电结构与该介电层隔有一阻挡及/或衬垫层。
附图说明
[0012]图1为一例中，可实施所述的系统及/或方法于其中的环境的附图。
[0013]图2A为一例中，此处所述的半导体结构的附图。
[0014]图2B为一例中，此处所述的退火工艺的附图。
[0015]图3A及图3B为一例中，此处所述的鳍状物形成工艺的实施方式的附图。
[0016]图4A及图4B为一例中，此处所述的浅沟槽隔离形成工艺的实施方式的附图。
[0017]图5A至图5C为一例中，此处所述的覆盖侧壁形成工艺的实施方式的附图。
[0018]图6A至图6C为一例中，此处所述的混合鳍状结构形成工艺的实施方式的附图。
[0019]图7A及图7B为一例中，此处所述的虚置栅极结构形成工艺的附图。
[0020]图8A至图8D为一例中，此处所述的源极/漏极凹陷形成工艺与内侧间隔物形成工艺的实施方式的附图。
[0021]图9为一例中，此处所述的源极/漏极区形成工艺的实施方式的附图。
[0022]图10A至图10H为一例中，此处所述的置换栅极工艺的实施方式的附图。
[0023]图11为一例中，此处所述的栅极击穿缺陷的附图。
[0024]图12为一例中，此处所述的半导体结构的附图。
[0025]图13A至图13G为一例中，此处所述的接点形成工艺的实施方式的附图。
[0026]图14为一例中，此处所述的一或多个装置的构件的附图。
[0027]图15及图16为一例中，此处所述的半导体装置相关的形成工艺的流程图。
[0028]附图标记如下：
[0029]A
‑
A,B
‑
B,C
‑
C:剖面
[0030]H1:高度
[0031]100:环境
[0032]102:沉积工具
[0033]104:曝光工具
[0034]106:显影工具
[0035]108:蚀刻工具
[0036]110:平坦化工具
[0037]112:电镀工具
[0038]114:晶片/裸片传输工具
[0039]200:半导体装置
[0040]205:半导体基板
[0041]210:平台区
[0042]215:浅沟槽隔离区
[0043]220:纳米结构通道
[0044]225:源极/漏极区
[0045]230:缓冲层
[0046]235,325:盖层
[0047]240:栅极结构
[0048]245:内侧间隔物
[0049]250:层间介电层
[0050]260:缝隙
[0051]300,400,500,600,700,800,900,1000,1300:实施方式
[0052]305:层状堆叠
[0053]310:第一层
[0054]315:第二层
[0055]320,715:硬掩模层
[0056]330:氧化物层
[0057]335:氮化物层
[0058]340:部分
[0059]345,345a,345b,1204:鳍状结构
[0060]405,605:衬垫
[0061]410,610,1206,1210,1214,1218,1222,1226:介电层
[0062]505:覆层
[0063]510:覆盖侧壁
[0064]615:高介电常数层
[0065]620:混合鳍状结构
[0066]705:虚置栅极结构
[0067]710:栅极层
[0068]720:间隔物层
[0069]725:栅极介电层
[0070]805:源极/漏极凹陷
[0071]810:空洞
[0072]815:绝缘层
[0073]1005:开口
[0074]1010:孔洞
[0075]1020:盖
[0076]1100:例子
[0077]1200:装置
[0078]1202:基板
[0079]1208,1212,1216,1220,1224:蚀刻停止层
[0080]1228:外延区
[0081]1230:金属源极/漏极接点
[0082]1232:栅极
[0083]1234,1236:间隔物
[0084]1238,1240:内连线
[0085]1242:栅极接点
[0086]1244,1246,1252,1254:导电结构
[0087]1248,1250:通孔
[0088]1302:阻挡层
[0089]1304:凹陷
[0090]1306:阻挡及/或衬垫层
[0091]1400:装置
[0092]1410:汇流排
[009本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体结构，其特征在于，包括：多个纳米结构通道，位于一半导体基板上并沿着垂直于该半导体基板的方向配置；以及一栅极结构，包覆每一多个所述纳米结构通道，其中该栅极结构包括钌，且钌中实质上无缝隙。2.如权利要求1所述的半导体结构，其特征在于，钌包括的裸片数量为5至15。3.如权利要求1所述的半导体结构，其特征在于，钌包括多个裸片，且多个所述裸片的中位数尺寸为6nm至15nm。4.如权利要求1所述的半导体结构，其特征在于，每一多个所述纳米结构通道的高度为4nm至6nm。5.如权利要求1所述的半导体结构，其特征在于，还包括：一盖沉积于该栅极结构上，其中该盖与该纳米结构通道物理地隔有该栅极结构...
【专利技术属性】
技术研发人员：蔡昕翰，廖湘如，李易伦，洪正隆，张文，徐志安，洪若珺，李致葳，陈嘉伟，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：新型
国别省市：
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