可控硅芯片、可控硅芯片的制造方法及电子设备技术

本申请提供一种可控硅芯片、可控硅芯片的制造方法及电子设备，涉及半导体芯片技术领域。可控硅芯片包括：形成于硅片上的有源区及隔离区。硅片包括第一表面及第二表面。有源区包括基于所述第一表面形成的P

【技术实现步骤摘要】
可控硅芯片、可控硅芯片的制造方法及电子设备


[0001]本申请涉及半导体芯片
，具体而言，涉及一种可控硅芯片、可控硅芯片的制造方法及电子设备。

技术介绍

[0002]电力半导体器件晶闸管是晶体闸流管的简称，又可称做可控硅整流器，主要包括外壳、芯片及框架三部分，其核心部分在芯片。对通隔离扩散技术广泛应用于半导体器件的生产，尤其在可控硅芯片的实际生产过程中。目前，常用的对通隔离技术通常为正面对通隔离区和背面对通隔离区同时扩散，在隔离区的纵向中间部位连通在一起，且正面对通隔离区和背面对通隔离区的设计基本是对称的。由于正面对通隔离区的结深深度较深，因此，其横向尺寸较大，导致隔离区宽度大，减小了芯片的有效面积，从而容易对终端效率造成影响。

技术实现思路

[0003]为了至少克服现有技术中的上述不足，本申请的目的在于提供一种可控硅芯片、可控硅芯片的制造方法及电子设备。
[0004]第一方面，本申请实施例提供一种可控硅芯片，所述可控硅芯片包括：形成于硅片上的有源区及隔离区；
[0005]所述硅片包括第一表面及第二表面；
[0006]所述有源区包括基于所述第一表面形成的P
‑
掺杂区和N+掺杂区；
[0007]在平行于所述硅片的方向上，所述隔离区至少部分地围绕所述有源区；在所述硅片的厚度方向上，所述隔离区包括从所述第一表面扩散形成的第一隔离部和从所述第二表面扩散形成的第二隔离部，所述第一隔离部与所述第二隔离部接触，所述第一隔离部的结深深度小于所述第二隔离部的结深深度。
[0008]在一种可能的实现方式中，所述可控硅芯片包括多个呈阵列分布的有源区，相邻的所述有源区通过所述隔离区相互隔离。
[0009]在一种可能的实现方式中，所述第一隔离部的结深深度与所述第二隔离部的结深深度之比为1:3到2:5。
[0010]在一种可能的实现方式中，所述第一隔离部的结深深度为50
‑
60um，所述第二隔离部的结深深度为170
‑
180um。
[0011]在一种可能的实现方式中，所述第一隔离部与所述第二隔离部由P型掺杂物扩散形成。
[0012]第二方面，本申请实施例还提供一种可控硅芯片的制造方法，所述方法包括：提供一硅片，所述硅片包括第一表面和第二表面；
[0013]在第一表面形成第一隔离部；
[0014]在所述第二表面形成与所述第一隔离部对应的第二隔离部，所述第一隔离部与所
述第二隔离部接触形成隔离区；所述第一隔离部的结深深度小于所述第二隔离部的结深深度；
[0015]在所述隔离区围绕的范围内形成有源区，所述有源区包括基于所述第一表面形成P
‑
掺杂区和N+掺杂区。
[0016]在一种可能的实现方式中，提供一硅片的步骤，包括：
[0017]提供一N型单晶硅硅片；
[0018]在第一表面形成第一隔离部的步骤之前，所述方法还包括：
[0019]在所述硅片的所述第一表面和所述第二表面形成氧化层；
[0020]对所述第一表面和所述第二表面进行刻蚀形成暴露出所述硅片的第一区域和第二区域；
[0021]所述在第一表面形成第一隔离部的步骤，包括：
[0022]在所述第一区域设置第一P型掺杂物并进行扩散，以在与所述第一区域对应的位置形成第一隔离部；
[0023]所述在所述第二表面形成与所述第一隔离部对应的第二隔离部的步骤，包括：
[0024]在所述第二区域设置第二P型掺杂物并进行扩散，以在与所述第二区域对应的位置形成第二隔离部。
[0025]在一种可能的实现方式中，所述第一P型掺杂物为硼，所述第二P型掺杂物为铝。
[0026]在一种可能的实现方式中，在所述第一区域设置第一P型掺杂物并进行扩散，在所述第二区域设置第二P型掺杂物并进行扩散时，扩散时间为1
‑
30h，扩散温度为1270
‑
1286℃。
[0027]第三方面，本申请实施例还提供一种电子设备，包括如上任意方面所述的可控硅芯片。
[0028]基于上述任意一个方面，本申请实施例提供的一种可控硅芯片、可控硅芯片的制造方法及电子设备，将从一面形成隔离部的结深深度设置为小于从另一面形成的隔离部的结深深度，可以使其中一面上隔离部的横向尺寸减小，进而可以使隔离区在硅片的第一表面的宽度减小，从而增加了芯片的有效面积。
附图说明
[0029]为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要调用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它相关的附图。
[0030]图1为本实施例提供的可控硅芯片的纵向结构示意图；
[0031]图2为本实施例提供的可控硅芯片的平面结构示意图；
[0032]图3为本实施例提供的可控硅芯片的制造方法的流程示意图之一；
[0033]图4为本实施例提供的可控硅芯片的制造方法的流程示意图之二；
[0034]图5为本实施例提供的可控硅芯片的氧化层结构示意图；
[0035]图6为本实施例提供的可控硅芯片的刻蚀工艺示意图；
[0036]图7为本实施例提供的可控硅芯片的扩散工艺示意图。
[0037]图标：100
‑
隔离区；110
‑
第一隔离部；120
‑
第二隔离部；200
‑
有源区；210
‑
N+掺杂区；220
‑
P
‑
掺杂区；310
‑
第一表面；320
‑
第二表面；400
‑
氧化层；410
‑
第一区域；420
‑
第二区域。
具体实施方式
[0038]为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
[0039]因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0040]应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
[0041]在本申请的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种可控硅芯片，其特征在于，包括：所述可控硅芯片包括形成于硅片上的有源区及隔离区；所述硅片包括第一表面及第二表面；所述有源区包括基于所述第一表面形成的P
‑
掺杂区和N+掺杂区；在平行于所述硅片的方向上，所述隔离区至少部分地围绕所述有源区；在所述硅片的厚度方向上，所述隔离区包括从所述第一表面扩散形成的第一隔离部和从所述第二表面扩散形成的第二隔离部，所述第一隔离部与所述第二隔离部接触，所述第一隔离部的结深深度小于所述第二隔离部的结深深度。2.根据权利要求1所述的可控硅芯片，其特征在于，所述可控硅芯片包括多个呈阵列分布的有源区，相邻的所述有源区通过所述隔离区相互隔离。3.根据权利要求1所述的可控硅芯片，其特征在于，所述第一隔离部的结深深度与所述第二隔离部的结深深度之比为1:3到2:5。4.根据权利要求1所述的可控硅芯片，其特征在于，所述第一隔离部的结深深度为50
‑
60um，所述第二隔离部的结深深度为170
‑
180um。5.根据权利要求1所述的可控硅芯片，其特征在于，所述第一隔离部与所述第二隔离部由P型掺杂物扩散形成。6.一种可控硅芯片的制造方法，其特征在于，所述方法包括：提供一硅片，所述硅片包括第一表面和第二表面；在第一表面形成第一隔离部；在所述第二表面形成与所述第一隔离部对应的第二隔离部，所述第一隔离部与所述第二隔离部接触形成隔离区；所述...

【专利技术属性】
技术研发人员：邵长海，孙传帮，
申请(专利权)人：吉林华微电子股份有限公司，
类型：发明
国别省市：