执行训练操作的半导体设备及其操作方法技术

本公开的实施例涉及执行训练操作的半导体设备及其操作方法。一种半导体设备，包括：数据输入电路，适于接收训练时钟以在训练模式下根据多个输入控制信号来提供第一数据信号和选通信号；延迟电路，适于通过根据与相应的设置代码相对应的延迟值对第一数据信号进行延迟而输出第二数据信号；数据对准电路，适于通过根据选通信号对第二数据信号进行对准而输出第三数据信号；代码生成电路，适于根据训练时钟来生成与第三数据信号相对应的预备代码，并根据代码锁定信号来将预备代码作为设置代码而顺序地存储；以及锁定检测电路，适于基于训练时钟和预备代码来激活代码锁定信号。训练时钟和预备代码来激活代码锁定信号。训练时钟和预备代码来激活代码锁定信号。

【技术实现步骤摘要】
执行训练操作的半导体设备及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求于2022年4月13日提交的韩国专利申请第10
‑
2022
‑
0045553号的优先权，该申请的全部内容通过引用并入本文。


[0003]本公开的各种实施例涉及半导体设计技术，并且更具体地，涉及一种能够在ZQ校准操作期间执行写入训练操作的半导体设备。

技术介绍

[0004]一般来说，半导体设备可以与时钟同步地发送和接收数据。半导体设备可以使用具有与时钟相同的周期的数据选通信号来发送和接收数据。例如，半导体设备之中的存储器设备可以在写入操作期间响应于数据选通信号而接收从存储器控制器发送的数据，并且在读取操作期间与数据选通信号同步地向存储器控制器输出数据。因此，为了改善半导体设备的操作可靠性，重要的是调整数据选通信号和数据之间的时序。随着半导体设备的操作速度增加，数据选通信号和数据之间的时序的偏差根据各种环境而增加。
[0005]为了解决这个问题，半导体设备可以执行写入训练操作和/或读取训练操作以测量数据锁存裕度，并通过根据测量结果而设置数据或数据选通信号的信号路径的延迟值的方式控制要被校正的偏差。

技术实现思路

[0006]本公开的实施例涉及一种能够执行写入训练操作的半导体设备及其操作方法，该写入训练操作根据数据选通信号的输入路径的延迟值顺序地调整数据信号的输入路径的延迟值。
[0007]本公开的实施例涉及一种半导体设备及其操作方法，该半导体设备能够根据校准命令而在ZQ校准操作之前执行写入训练操作，该ZQ校准操作用于将要被耦合到校准焊盘ZQ的电阻组的阻抗调整为与外部电阻RZQ实质相同。
[0008]根据本公开的一个实施例，一种半导体设备，包括：数据输入电路，适于接收训练时钟以在训练模式下根据多个输入控制信号来提供第一数据信号和选通信号；延迟电路，适于通过根据与相应的设置代码相对应的延迟值对第一数据信号进行延迟而输出第二数据信号；数据对准电路，适于通过根据选通信号对第二数据信号进行对准而输出第三数据信号；代码生成电路，适于根据训练时钟来生成与第三数据信号相对应的预备代码，并根据代码锁定信号来将预备代码作为设置代码而顺序地存储；以及锁定检测电路，适于基于训练时钟和预备代码来激活代码锁定信号。
[0009]根据本公开的一个实施例，一种半导体设备的操作方法，包括：在其通电期间生成校准命令；响应于校准命令来生成训练模式信号；根据训练模式信号来执行训练操作，该训练操作顺序地设置耦合到相应的数据焊盘的相应的延迟线的延迟值；在完成训练操作后生
成校准模式信号；以及根据校准模式信号来执行校准操作。
[0010]根据本公开的一个实施例，一种半导体系统，包括：控制器，适于提供初始化命令；以及半导体设备，适于：根据初始化命令来生成校准命令，响应于校准命令来生成训练模式信号，根据训练模式信号来执行训练操作，该训练操作顺序地设置耦合到相应的数据焊盘的相应的延迟线的延迟值，在完成训练操作后生成校准模式信号，以及根据校准模式信号来执行校准操作。
[0011]根据本公开的一个实施例，一种半导体设备的操作方法包括：在通电时，在顺序地设置相应的延迟线的延迟值之后，执行校准操作，其中顺序地设置包括：通过延迟线中被选择的延迟线来延迟内部生成的训练时钟；与训练时钟同步地对准延迟时钟；根据经对准的时钟的逻辑电平，与训练时钟同步地改变预备代码；并且根据预备代码来调整被选择的延迟线的延迟值，并且其中预备代码被改变直到：训练时钟触发预定次数，或者预备代码具有在稳定范围内的一个或多个值或最大值或最小值。
[0012]根据本专利技术的实施例，半导体设备可以根据数据选通信号的输入路径的延迟值来顺序地调整数据信号的输入路径的延迟值。因此，可以减小数据信号之间的相位差，并且可以增加时序裕度，从而满足数据信号之间的时间规范tDQ2DQ，并且改善操作可靠性。
[0013]根据本专利技术的实施例，半导体设备可以使用在内部生成的信号来执行训练操作，而无需从外部提供的控制信号，从而最小化针对每个半导体设备而随机生成的偏差。特别地，半导体设备可以根据在通电期间生成的校准命令而在执行ZQ校准操作之前自动执行训练操作，从而改善其操作效率。
[0014]通过结合以下附图的以下详细说明，本公开的这些和其他特征和优点对于本领域技术人员将变得显而易见。
附图说明
[0015]图1是图示了根据本专利技术的一个实施例的存储器系统的框图。
[0016]图2是用于描述根据本专利技术的一个实施例的图1中所示的存储器设备的训练操作的时序图。
[0017]图3是图示了根据本专利技术的一个实施例的存储器设备的框图。
[0018]图4是图示了根据本专利技术的一个实施例的图3的第一数据缓冲器的电路图。
[0019]图5是图示了根据本专利技术的一个实施例的图3的延迟电路的配置图。
[0020]图6是图示了根据本专利技术的一个实施例的图5的单位延迟线的电路图。
[0021]图7是图示了根据本专利技术的一个实施例的图3的数据对准电路的电路图。
[0022]图8是图示了根据本专利技术的一个实施例的图3的训练控制电路的详细框图。
[0023]图9是图示了根据本专利技术的一个实施例的图8的控制信号生成电路的详细电路图。
[0024]图10是图示了根据本专利技术的一个实施例的图8的时钟生成电路的详细电路图。
[0025]图11是图示了根据本专利技术的一个实施例的图8的代码存储电路的详细电路图。
[0026]图12是图示了根据本专利技术的一个实施例的图8的锁定检测电路的详细电路图。
[0027]图13是图示了根据本专利技术的一个实施例的图8的输入控制电路的详细电路图。
[0028]图14是用于描述根据本专利技术的一个实施例的存储器设备的操作的时序图。
[0029]图15和图16是用于描述根据本专利技术的一个实施例的存储器设备的操作的流程图。
具体实施方式
[0030]下面将参考附图更详细地描述本专利技术的各种实施例。然而，本专利技术可以以不同的形式实施，并且不应被解释为限于本文所阐述的实施例。相反，提供这些实施例是为了使得本公开将向本领域技术人员传递本专利技术的范围。贯穿本公开，贯穿本专利技术的各个附图和实施例，相同的附图标记指代相同的部件。
[0031]应注意，对“一个实施例”、“另一实施例”等的引用并不一定意味着仅一个实施例，并且对任何此类短语的不同引用不一定指向(一个或多个)相同的实施例。
[0032]应当理解，尽管术语“第一”、“第二”、“第三”等可以在本文中被用来描述各种元件，但是这些元件不受这些术语的限制。这些术语被用来区分一个元件和另一个元件。因此，在不脱离本专利技术的精神和范围的情况下，以下描述的第一元件也可以被称为第二或第三元件。
[0033]将进一步理解，术语“包括”、“所包括”、“包含”、“所包含”在用于本说明书中时，明确指出了所述元件本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体设备，包括：数据输入电路，适于接收训练时钟以在训练模式下根据多个输入控制信号来提供第一数据信号和选通信号；延迟电路，适于通过根据与相应的设置代码相对应的延迟值对所述第一数据信号进行延迟而输出第二数据信号；数据对准电路，适于通过根据所述选通信号对所述第二数据信号进行对准而输出第三数据信号；代码生成电路，适于根据所述训练时钟来生成与所述第三数据信号相对应的预备代码，并根据代码锁定信号来将所述预备代码作为所述设置代码而顺序地存储；以及锁定检测电路，适于基于所述训练时钟和所述预备代码来激活所述代码锁定信号。2.根据权利要求1所述的半导体设备，还包括：控制信号生成电路，适于响应于校准命令来生成指示进入到所述训练模式的训练模式信号；时钟生成电路，适于根据所述训练模式信号来生成所述训练时钟；以及输入控制电路，适于根据所述训练模式信号和所述代码锁定信号来生成顺序地被激活的所述输入控制信号。3.根据权利要求2所述的半导体设备，还包括终端控制电路，适于在所有所述输入控制信号被激活之后根据所述代码锁定信号来生成训练完成信号，其中所述控制信号生成电路还适于根据所述训练完成信号来生成用于执行校准操作的校准模式信号。4.根据权利要求3所述的半导体设备，其中所述控制信号生成电路包括：第一信号生成部分，适于生成根据所述校准命令被激活并且根据所述训练完成信号被去激活的所述训练模式信号；以及第二信号生成部分，适于生成根据所述训练完成信号被激活并且根据校准完成信号被去激活的校准模式信号。5.根据权利要求3所述的半导体设备，其中所述输入控制电路包括：第一输入控制器，适于在所述训练模式信号被激活时激活第一至第N输入控制信号之中的所述第一输入控制信号；以及第二输入控制器，适于在所述第一输入控制信号被激活之后，每当所述代码锁定信号被激活时顺序地激活第二至第N输入控制信号。6.根据权利要求1所述的半导体设备，其中所述数据输入电路包括多个数据缓冲器，所述多个数据缓冲器耦合到相应的数据焊盘，并且适于接收相应的输入控制信号，以及其中所述数据缓冲器中的每个数据缓冲器包括：第一缓冲电路，适于在普通模式下向第一节点提供通过对应数据焊盘输入的数据信号；第二缓冲电路，适于在所述训练模式下响应于所述相应的输入控制信号而向所述第一节点提供所述训练时钟；以及
第三缓冲电路，适于将提供给所述第一节点的所述数据信号或所述训练时钟作为所述第一数据信号中的对应第一数据信号而输出。7.根据权利要求1所述的半导体设备，其中所述延迟电路包括多条延迟线，每条延迟线适于通过根据由所述设置代码中的对应设置代码所设置的所述延迟值延迟所述第一数据信号中的对应第一数据信号的方式输出所述第二数据信号中的对应第二数据信号。8.根据权利要求7所述的半导体设备，其中所述延迟线中的每条延迟线包括串联耦合的单元延迟线，每条单元延迟线包括：反相器，耦合在所述单元延迟线的输入端子和输出端子之间；多个第一型MOS电容器，适于通过其相应的漏极和源极接收所述对应设置代码的位，并通过其栅极共同耦合到所述输出端子；以及多个第二型MOS电容器，适于通过其相应的漏极和源极接收所述对应设置代码的经反相的位，并通过其栅极共同耦合到所述输出端子。9.根据权利要求1所述的半导体设备，还包括数据选择电路，所述数据选择电路适于：根据所述输入控制信号来选择所述第三数据信号中的第三数据信号，以及将被选择的第三数据信号作为目标信号而输出到所述代码生成电路。10.根据权利要求1所述的半导体设备，其中所述代码生成电路包括：预备代码生成电路，能够与所述训练时钟同步操作，并且适于：根据所述第三数据信号之中的目标信号来增加或减...

【专利技术属性】
技术研发人员：安顺成，孙琯琇，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：