一种多频率异步时钟域数据处理装置制造方法及图纸

本申请提供一种多频率异步时钟域数据处理装置，多频率异步时钟域数据处理装置包括可编程逻辑器件，与所述可编程逻辑器件连接的处理器和时钟产生芯片，所述可编程逻辑器件包括时钟分频模块、串口模块、时钟选择器、数据发送模块和数据存储器。本申请提供的多频率异步时钟域数据处理装置通过输出多种频率不同的输出主时钟实现了多种不同时钟进行时钟域转换，还实现了可编程逻辑器件与处理器之间以不同速率进行数据转换与传输。速率进行数据转换与传输。速率进行数据转换与传输。

【技术实现步骤摘要】
一种多频率异步时钟域数据处理装置


[0001]本申请涉及数据处理
，具体涉及一种多频率异步时钟域数据处理装置。

技术介绍

[0002]近年来，随着中国新基建的持续推进，单ARM处理器越来越难胜任工业现场的功能要求，特别是能源电力、工业控制、智慧医疗等行业通常需要ARM+可编程器件(FPGA或CPLD)架构的处理器平台来实现特定的功能，例如多路/高速AD采集、多路网口、多路串口、多路/高速并行DI/DO、高速数据并行处理等。此外，对可编程逻辑器件与ARM处理器实现不同速率数据传输也提出了非常高的要求。例如，为了验证ARM处理器实现算法的处理能力，需要可编程器件通过接口(SPI、UART等)以不同的速率发送测试数据到ARM处理器，这样就可以验证算法的逻辑功能和处理速度的能力。
[0003]在构思及实现本申请过程中，专利技术人发现至少存在如下问题：现有基于FPGA实现不同时钟域数据转换与传输装置，只能实现较少不同时钟域数据转换与传输，而且存在FPGA软件版本迭代多，FPGA软件程序可移植性差的问题；现有基于CPLD实现不同时钟域数据转换与传输装置，由于CPLD内部没有时钟资源(锁相环PLL，PLL能分频与倍频主时钟)，导致CPLD只能对主时钟进行分频，就不能产生高于主时钟的时钟频率，这样就不能实现高于主时钟频率的数据时钟域转换与数据传输。
[0004]前面的叙述在于提供一般的背景信息，并不一定构成现有技术。

技术实现思路

[0005]为了缓解上述问题，本申请提供一种多频率异步时钟域数据处理装置。
[0006]在一方面，本申请提供一种多频率异步时钟域数据处理装置，具体地，包括可编程逻辑器件，与所述可编程逻辑器件连接的处理器和时钟产生芯片，所述可编程逻辑器件包括时钟分频模块、串口模块、时钟选择器、数据存储器和数据发送模块；
[0007]所述时钟分频模块接收第一时钟，并将第一时钟分频产生第二时钟；
[0008]所述串口模块与所述时钟分频模块连接，基于所述第二时钟接收命令数据和测试数据；
[0009]所述时钟产生芯片接收所述第一时钟，并基于所述第一时钟产生第四时钟；
[0010]所述时钟选择器分别与所述处理器、串口模块和时钟产生芯片连接，用于根据所述命令数据，选择所述第四时钟或所述处理器的第三时钟作为输出主时钟；
[0011]所述数据存储器分别与所述串口模块、时钟选择器和数据发送模块连接，用于基于所述输出主时钟读出所述测试数据并输出至所述数据发送模块；
[0012]所述数据发送模块分别与所述时钟选择器和所述数据存储器连接，用于根据所述输出主时钟输出所述测试数据至所述处理器。
[0013]可选地，所述多频率异步时钟域数据处理装置中的所述可编程逻辑器件还包括时钟配置模块，所述时钟配置模块分别与所述串口模块、时钟产生芯片和时钟分频模块连接；
[0014]所述命令数据包括时钟参数和时钟片选；
[0015]所述时钟配置模块接收所述串口模块发送的时钟参数，以基于所述第二时钟配置所述时钟产生芯片产生所述第四时钟；
[0016]所述时钟选择器分别与所述时钟产生芯片、串口模块和所述处理器连接，以根据所述串口模块发送的时钟片选，选择所述第四时钟或所述处理器的第三时钟作为输出主时钟。
[0017]可选地，所述多频率异步时钟域数据处理装置中的所述时钟产生芯片连接在所述时钟配置模块和所述时钟选择器之间；
[0018]所述时钟配置模块配置所述时钟产生芯片将所述第一时钟进行分频或倍频产生所述第四时钟；
[0019]所述时钟产生芯片将所述第四时钟发送至所述时钟选择器。
[0020]可选地，所述多频率异步时钟域数据处理装置使用时钟晶振向所述时钟分频模块和所述时钟产生芯片输出所述第一时钟。
[0021]可选地，所述多频率异步时钟域数据处理装置与上位机连接，所述串口模块基于所述第二时钟接收所述上位机发送的测试数据和命令数据。
[0022]如上所述，本申请提供的多频率异步时钟域数据处理装置通过输出多种频率不同的输出主时钟实现了多种不同时钟进行时钟域转换，还实现了可编程逻辑器件与处理器之间以不同速率进行数据转换与传输。
附图说明
[0023]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0024]图1为本申请一实施例的多频率异步时钟域数据处理方法的流程图。
[0025]图2为本申请一实施例的多频率异步时钟域数据处理装置的结构图。
[0026]图3为本申请一实施例的处理器的结构图。
[0027]本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。通过上述附图，已示出本申请明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
[0028]这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
[0029]需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而
且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。
[0030]应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
[0031]第一实施例
[0032]在一方面，本申请提供一种多频率异步时钟域数据处理方法，图1为本申请一实施例的多频率异步时钟域数据处理方法的流程图。
[0033]请参阅图1，在一实施例中，多频率异步时钟域数据处理方法应用于可编程逻辑器件，可编程逻辑器件与处理器连接。
[0034]可选地，可编程逻辑器件可以是现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)。处理器可以是ARM(Advanced RISC Machine)处理器。
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【技术保护点】

【技术特征摘要】
1.一种多频率异步时钟域数据处理装置，其特征在于，包括可编程逻辑器件，与所述可编程逻辑器件连接的处理器和时钟产生芯片，所述可编程逻辑器件包括时钟分频模块、串口模块、时钟选择器、数据发送模块和数据存储器；所述时钟分频模块接收第一时钟，并将第一时钟分频产生第二时钟；所述串口模块与所述时钟分频模块连接，基于所述第二时钟接收命令数据和测试数据；所述时钟产生芯片接收所述第一时钟，并基于所述第一时钟产生第四时钟；所述时钟选择器分别与所述处理器、串口模块和时钟产生芯片连接，用于根据所述命令数据，选择所述第四时钟或所述处理器的第三时钟作为输出主时钟；所述数据存储器分别与所述串口模块、时钟选择器和数据发送模块连接，用于基于所述输出主时钟读出所述测试数据并输出至所述数据发送模块；所述数据发送模块分别与所述时钟选择器和所述数据存储器连接，用于根据所述输出主时钟输出所述测试数据至所述处理器。2.如权利要求1所述的多频率异步时钟域数据处理装置，其特征在于，所述可编程逻辑器件还包括时钟配置模块，所述时钟配置模块分别与所述串...

【专利技术属性】
技术研发人员：寇强，
申请(专利权)人：上海傲显科技有限公司，
类型：新型
国别省市：