半导体存储装置制造方法及图纸

实施方式提供能够削减动作电流的半导体存储装置。实施方式的半导体存储装置中，第1读出动作包括对第1导电层供给读出通过电压的第1读出通过电压供给动作、对第1导电层供给比读出通过电压小的读出电压的第1读出电压供给动作以及对第1导电层供给读出通过电压的第2读出通过电压供给动作。第2读出动作包括对与第1导电层相同或者不同的第2导电层供给读出电压的第2读出电压供给动作、和对第2导电层供给读出通过电压的第3读出通过电压供给动作。第1读出动作和第2读出动作被连续地执行，在从第2读出通过电压供给动作的执行中到第3读出通过电压供给动作结束为止的期间，将与第1导电层或者第2导电层不同的多个第1非选择导电层的电压维持为读出通过电压。压维持为读出通过电压。压维持为读出通过电压。

【技术实现步骤摘要】
半导体存储装置
[0001]本申请享受以日本特许申请2022
‑
47942号(申请日：2022年3月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0002]本实施方式涉及半导体存储装置。

技术介绍

[0003]已知一种半导体存储装置，其具备存储串和与存储串电连接的多条第1布线，存储串具备串联连接的多个存储晶体管，这些多个存储晶体管的栅电极连接于上述多条第1布线。

技术实现思路

[0004]实施方式提供能够削减动作电流的半导体存储装置。
[0005]一个实施方式涉及的半导体存储装置具备：存储串，其具有串联连接的多个存储晶体管；和多个导电层，其连接于多个存储晶体管的栅电极。根据第1命令集的输入来执行第1读出动作，根据第2命令集的输入来执行第2读出动作。第1读出动作包括：第1读出通过电压供给动作，对作为多个导电层中的一个导电层的第1导电层供给读出通过电压；第1读出电压供给动作，在执行第1读出通过电压供给动作之后，对第1导电层供给比读出通过电压小的读出电压；以及第2读出通过电压供给动作，在执行第1读出电压供给动作之后，对第1导电层供给读出通过电压。第2读出动作包括：第2读出电压供给动作，在执行第1读出动作之后，对作为多个导电层中的一个导电层的与第1导电层相同或者与第1导电层不同的第2导电层供给读出电压；和第3读出通过电压供给动作，在执行第2读出电压供给动作之后，对第2导电层供给读出通过电压。第1读出动作和第2读出动作被连续地执行，在从第2读出通过电压供给动作的执行中到第3读出通过电压供给动作结束为止的期间，将多个导电层中的与第1导电层不同的第1非选择导电层和与第2导电层不同的第2非选择导电层的电压维持为读出通过电压。
附图说明
[0006]图1是表示第1实施方式涉及的存储系统10的结构的示意性的框图。
[0007]图2是表示存储系统10的结构例的示意性的侧面图。
[0008]图3是表示存储系统10的结构例的示意性的俯视图。
[0009]图4是表示第1实施方式涉及的存储管芯MD(memory die)的结构的示意性的框图。
[0010]图5是表示存储管芯MD的一部分结构的示意性的电路图。
[0011]图6是表示存储管芯MD的一部分结构的示意性的电路图。
[0012]图7是表示存储管芯MD的一部分结构的示意性的电路图。
[0013]图8是表示存储管芯MD的一部分结构的示意性的电路图。
[0014]图9是表示存储管芯MD的一部分结构的示意性的电路图。
[0015]图10是表示存储管芯MD的一部分结构的示意性的电路图。
[0016]图11是表示存储管芯MD的一部分结构的示意性的电路图。
[0017]图12是表示本实施方式涉及的半导体存储装置的结构例的示意性的分解立体图。
[0018]图13是表示芯片C
M
的结构例的示意性的仰视图。
[0019]图14是表示存储管芯MD的一部分结构的示意性的剖视图。
[0020]图15是表示存储管芯MD的一部分结构的示意性的剖视图。
[0021]图16是表示芯片C
M
的一部分结构的示意性的仰视图。
[0022]图17是表示芯片C
M
的一部分结构的示意性的剖视图。
[0023]图18的(a)、(b)是用于对记录于存储单元MC的数据进行说明的示意图。
[0024]图19是用于对接收命令集CS
R1
时的动作进行说明的时序图。
[0025]图20是用于对接收命令集CS
R2
时的动作进行说明的时序图。
[0026]图21是用于对读出电压供给动作进行说明的示意性的剖视图。
[0027]图22是用于对高速缓存读取的读出动作进行说明的时序图。
[0028]图23是表示高速缓存读取的读出动作中的、命令寄存器CMR和地址寄存器ADR中所保持的命令数据D
CMD
和地址数据D
ADD
的例子的图。
[0029]图24是用于对第1实施方式涉及的连接读取的读出动作进行说明的时序图。
[0030]图25是表示第1实施方式涉及的连接读取的读出动作中的、命令寄存器CMR和地址寄存器ADR中所保持的命令数据D
CMD
和地址数据D
ADD
的例子的图。
[0031]图26用于对第3实施方式涉及的连接读取的读出动作进行说明的时序图。
[0032]图27是表示第3实施方式涉及的连接读取的读出动作中的、命令寄存器CMR和地址寄存器ADR中所保持的命令数据D
CMD
和地址数据D
ADD
的例子的图。
[0033]图28是用于对第4实施方式涉及的连接读取的读出动作进行说明的时序图。
[0034]图29是用于对第5实施方式涉及的连接读取的读出动作进行说明的示意性的时序图。
[0035]图30是用于对第6实施方式涉及的连接读取的读出动作进行说明的时序图。
[0036]标号说明
[0037]110导电层、120半导体层、130栅极绝缘膜、WL字线、WL
S
选择字线(第1导电层、第2导电层、第3导电层)、WLU非选择字线(第1非选择导电层、第2非选择导电层、第3非选择导电层)、MC存储单元、MS存储串、SU串单元、BLK存储块、MCA存储单元阵列。
具体实施方式
[0038]接着，参照附图对实施方式涉及的半导体存储装置进行详细的说明。此外，以下的实施方式不过是一个例子，并不是以限定本专利技术的意图来表示的。另外，以下的附图是示意性的，为了便于说明，有时省略一部分结构等。另外，有时关于多个实施方式对共同的部分赋予同一标号，并省略说明。
[0039]另外，在本说明书中提到“半导体存储装置”的情况下，既有时意味着存储管芯，也有时意味着存储芯片、存储卡、SSD(Solid State Drive，固态硬盘驱动器)等的包括控制管芯(controller die)的存储系统。进一步，有时也意味着智能电话、平板电脑终端、个人计
算机等的包括主计算机的结构。
[0040]另外，在本说明书中提到“控制电路”的情况下，既有时意味着设置于存储管芯的定序器等的外围电路，也有时意味着连接于存储管芯的控制管芯或者控制芯片等，还有时意味着包括这两方的结构。
[0041]另外，在本说明书中提到了第1结构“电连接”于第2结构的情况下，既可以是第1结构与第2结构直接连接，也可以是第1结构经由布线、半导体部件或者晶体管等而连接于第2结构。例如，在串联连接了3个晶体管的情况下，即使第2个晶体管为截止(OFF)状态，第1个晶体管也“电连接”于第3个晶体管。
[0042]另外，在本说明书中提到了第1结构“连接在”第2结构和第3结构本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：存储串，其具有串联连接的多个存储晶体管；和多个导电层，其连接于所述多个存储晶体管的栅电极，根据第1命令集的输入来执行第1读出动作，根据第2命令集的输入来执行第2读出动作，所述第1读出动作包括：第1读出通过电压供给动作，对作为所述多个导电层中的一个导电层的第1导电层供给读出通过电压；第1读出电压供给动作，在执行所述第1读出通过电压供给动作之后，对所述第1导电层供给比所述读出通过电压小的读出电压；以及第2读出通过电压供给动作，在执行所述第1读出电压供给动作之后，对所述第1导电层供给所述读出通过电压，所述第2读出动作包括：第2读出电压供给动作，在执行所述第1读出动作之后，对作为所述多个导电层中的一个导电层的与所述第1导电层相同或者与所述第1导电层不同的第2导电层供给所述读出电压；和第3读出通过电压供给动作，在执行所述第2读出电压供给动作之后，对所述第2导电层供给所述读出通过电压，所述第1读出动作和所述第2读出动作被连续地执行，在从所述第2读出通过电压供给动作的执行中到所述第3读出通过电压供给动作结束为止的期间，将所述多个导电层中的与所述第1导电层不同的第1非选择导电层和与所述第2导电层不同的第2非选择导电层的电压维持为所述读出通过电压。2.根据权利要求1所述的半导体存储装置，根据第2次的所述第2命令集的输入，在执行所述第2读出动作之后，连续地执行第2次的所述第2读出动作，第2次的所述第2读出电压供给动作中，在执行所述第2读出动作之后，对作为所述多个导电层中的一个导电层的与所述第2导电层相同或者与所述第2导电层不同的第3导电层供给所述读出电压，第2次的所述第3读出通过电压供给动作中，在执行所述第2次的第2读出电压供给动作之后，对所述第3导电层供给所述读出通过电压，在从所述第2读出电压供给动作的执行中到所述第2次的所述第3读出通过电压供给动作结束为止的期间，将所述多个导电层中的所述第2非选择导电层以及与所述第3导电层不同的第3非选择导电层的电压维持为所述读出通过电压。3.根据权利要求1所述的半导体存储装置，当将即将执行所述第2读出通过电压供给动作之前、在所述第1读出电压供给动作中供给的所述读出电压设为第1读出电压，将即将执行所述第3读出通过电压供给动作之前、在所述第2读出电压供给动作中供给的所述读出电压设为第2读出电压时，所述第1读出电压比所述第2读出电压低，
所述第2读出通过电压供给动作的执行时间比所述第3读出通过电压供给动作的执行时间长。4.根据权利要求1所述的半导体存储装置，所述第2命令集的输入在开始所述第2读出通过电压供给动作之前完成。5.根据权利要求1所述的半导体存储装置，第2次的所述第2命令集的输入在开始所述第3读出通过电压供给动作之前结束，在从第1次的所述第2读出电压供给动作的执行中到第2次的所述第3读出通过电压供给动作结束为止的期间，将多个所述第2非选择导电层的电压维持为所述读出通过电压。6.根据权利要求1所述的半导体存储装置，所述第2命令集能够进行任意次数的输入。7.根据权利要求1所述的半导体存储装置，第2次的第2命令集的输入...

【专利技术属性】
技术研发人员：片冈秀之，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：