用于使用多晶硅的沟槽DMOS器件的源极和本体连接结构制造技术

本发明专利技术公开了一种用于使用多晶硅的沟槽ＤＭＯＳ器件的源极和本体连接结构。本发明专利技术提供一种半导体器件，包括一栅极，一设置于栅极旁的顶部源极区域，一设置与栅极底部之下的漏极区域，一设置于源极和栅极顶部上的氧化层以及一沿源极区域侧壁和氧化层侧壁设置的掺杂多晶硅间隔。并公开了该器件的制造方法。本发明专利技术的优点在于：其可以达到不使用掩模而自动校准源极／本体连接的目的，同时具有高强度结构和低源极本体区域接触电阻。

【技术实现步骤摘要】

本专利技术一般涉及垂直功率MOSFET器件，特别涉及具有优化的源极和本 体区域连接结构以具有最高性能的功率MOSFET器件。
技术介绍
目前，功率金属氧化硅场效应晶体管(功率MOSFET)被用于在功率集 成电路的应用中提供高压电路。各种内部寄生组件常常会限制现有的功率 MOSFET的设计和性能限度。在MOSFET晶体管的这些寄生组件中，特别 需要注意的是形成于MOSFET器件的源极、本体区域和漏极之间的寄生NPN 双极结晶体管(BJT)。如同一反向通道那样从源极经过本体区域流向漏极的 寄生电流容易发生逃逸，即，越多的电流，导通越多的双极现象。为了减少 寄生双极结构现象以及提升器件的强度，本体区域的基极电阻或者漏极至源 极的导通电阻(RdS-。n)必须最小化。标准的解决方式是尽可能多得掺杂本体 区域以减少基极电阻，其减少了双极的电流增益，同时在双极导通之前加强 通过更多的寄生电流，因为，基极-发射极电压vbe是电阻的函数Vbe=I寄生X R基极区域 在典型的BJT器件中，在VBE大约为0.5V到0.6V时导通双极现象。美国专利第5,930,630号公开了一种对接沟槽连接MOSFET单元结构， 其具有自校准深浅的高浓度本体掺杂区域。除去轻掺杂源极区域的顶部部分以减少接触电阻。然而，水平对接需要更多的空间，这会对单元密度及Rds-。n产生负面影响。另夕卜，由于(NMOS的)N+源极的一小部分和源极金属连接， 因此沟槽连接会具有一较高的源极电阻。同时，对于沟槽连接而言，如果在 沟槽底部的(NMOS的)硼的本体连接植入不是垂直的，其可由(NMOS的)N+源极来补偿，由于增加了源极电阻这会导致过多的Rds-。n。美国专利第5,684,319号公开了一种DMOS器件结构，以及制造具有相 同特征的不要求附加掩模的自校准源极和本体连接结构的方法。N+多晶硅间7隔被用来在栅极多晶硅的边缘形成源极区域。然而N+多晶硅源极仅优化了 源极连接，减少了电阻，但是其对本体区域没有作用。因此目前需要开发出一种结构，其可以达到不使用掩模而自动校准源极/ 本体连接的目的，同时具有高强度结构和低源极本体区域接触电阻。还进一 步需要开发出一种结构，其预估产生低热量以实现浅结点，兼容条状和闭合 单元的几何结构，兼容标准制造工艺，具有标准金属化框架以形成低接触电 阻率，同时兼容超小单元间距(cell-pitch)。另外还需要提供一种低制造成本 的器件。下文将介绍本专利技术的具体实施方式。
技术实现思路
本专利技术的目的是提供一种半导体器件，包括 一形成于N-外延层中的 P-本体层； 一形成于P-本体层和N-外延层中的沟槽中的栅极； 一设置于P-本体层上、且位于栅极旁的顶部源极区域； 一设置于栅极和顶部源极区域、 栅极和P-本体层以及栅极和N-外延层之间的栅极氧化物； 一由设置于栅极底 部之下和P-本体层下方的衬底所形成的漏极区域； 一设置于源极区域和栅极 顶部的氧化层；以及一沿源极区域侧壁和氧化层侧壁设置的掺杂N+多晶硅 间隔。所述的半导体器件还包括位于P-本体区域上部的，毗邻N+多晶硅间 隔的一暴露的P+本体连接区域。其中，所述的暴露的P+本体连接区域具有下陷到比N+源极的底部表面 更低的顶部表面，并且该顶部表面通过N+多晶硅间隔与N+源极互相分隔。其中，半导体器件为一N-沟道器件。所述的半导体器件还包括 一设置于掺杂N+多晶硅间隔和氧化层顶部 的势垒金属。其中，N+多晶硅间隔形成于一源极区域的不覆盖有氧化层的那部分顶部 表面上的一台阶上，其中所述台阶被设计为N+多晶硅间隔在一水平表面及 一垂直侧壁上连接源极区域。其中，不位于源极区域下的P-本体区域的那部分顶部表面下陷到一比位 于源极区域下的P-本体区域的顶部表面更低的层面。其中，不位于源极区域下的P-本体区域的那部分顶部表面下陷到一比位 于源极区域下的P-本体区域的顶部表面更低的层面。其中，所述的N+多晶硅间隔延伸到源极区域的顶部。 其中，所述的氧化层为回流氧化层。所述的半导体器件还包括毗邻势垒金属并位于P-本体区域上的鸭填充。其中，所述的顶部源极包括N+源极。 其中，所述的顶部源极包括N-源极。本专利技术还提供了一种制造半导体器件的方法，其步骤包括a)提供一 N-型外延层；b)形成一位于N外延层顶部上的沟槽掩模；c)蚀刻N外延层 贯穿沟槽掩模达到预设的深度以形成沟槽；d)在沟槽底部及侧壁上形成一 栅极氧化层；e)用导体材料填充沟槽的剩余空间以形成栅极；f)去除沟槽 掩模；g)在N外延层的顶部注入及扩散掺杂物形成一P-本体层；h)在P-本体层的顶部注入及扩散掺杂物形成一源极区域；i) 在栅极和源极区域的 顶部形成氧化层；j)蚀刻部分氧化层暴露出所选定的源极区域的一部分； k)蚀刻所选定的不被氧化层覆盖的那部分源极区域至P-本体层；1)在源极 区域和氧化层的剩余部分的侧壁上沉积N+掺杂多晶硅；以及m)回蚀刻N十 掺杂多晶硅以形成一沿源极区域和氧化层剩余部分的侧壁设置的N+掺杂多 晶硅间隔。其中所述的导电材料是N+掺杂多晶硅。其中步骤c)、 d)和e)的实施使得栅极的导电材料下陷到N外延层的表 面以下。所述的方法还包括在步骤m)后，对暴露部分的P-本体区域进行P+掺 杂，以形成接近多晶硅间隔的本体连接区域。所述的方法在步骤m)后还包括在P-本体层、N+掺杂多晶硅间隔和氧 化层上沉积势垒金属；沉积及图案化位于势垒金属顶部的金属；以及在已图 案化的金属顶部，沉积及图案化一钝化层。所述的方法在步骤e)后还包括回蚀刻填充于沟槽中的导体金属至一低 于N-外延层顶部表面的层面。其中所述的步骤h)包括在P-本体层的顶部区域中注入并扩散掺杂物以形成一 N+多晶硅源极区域。其中所述的步骤h)包括在P-本体层的顶部区域中注入并扩散掺杂物以 形成一 N-多晶硅源极区域。所述的方法在步骤k)后还包括蚀刻不覆盖氧化层的P-本体区域的那部分顶部表面到源极区域底部表面以下的层面。本专利技术的优点在于其可以达到不使用掩模而自动校准源极/本体连接的 目的，同时具有高强度结构和低源极本体区域接触电阻。还进一步产生低热 量以实现浅结点，兼容条状和闭合单元的几何结构，兼容标准制造工艺，具有标准金属化框架以形成低接触电阻率，同时兼容超小单元间距(cdl-pitch)，并具有低制造成本。 附图说明图1A-1E是本专利技术的一种实施方式所提供的MOSFET的剖视图。 图2A-2E是本专利技术的另一种实施方式所提供的MOSFET的剖视图。 图3A-3D是本专利技术的另一种实施方式所提供的MOSFET的剖视图。 图4A_4M是图1A-1B所示的MOSFET类型的制造方法的剖视图。 图5A-5E是图1C-1D所示的MOSFET类型的制造方法的剖视图。 图6A-6M是图1E所示的MOSFET类型的制造方法的剖视图。具体实施例方式尽管下文的叙述中包含了许多对于特别细节的具体叙述，任何本领域的 普通技术人员都可以意识到对于下文中细节的多种变更及修改均包含在本发 明的范围之内。相应的，下文中叙述的本专利技术的具体实施方式介绍了权利要 求的全部内容，并不对权利要求作出限制。图1A是本专利技术的一种实施方式所提供的沟槽MOSFET 100的剖视图。 沟槽MOSFET 100包括一形本文档来自技高网...

【技术保护点】
一种半导体器件，包括：　一形成于Ｎ－外延层中的Ｐ－本体层；　一形成于Ｐ－本体层和Ｎ－外延层中的沟槽中的栅极；　一设置于Ｐ－本体层上、且位于栅极旁的顶部源极区域；　一设置于栅极和顶部源极区域、栅极和Ｐ－本体层以及栅极和 Ｎ－外延层之间的栅极氧化物；　一由设置于栅极底部之下和Ｐ－本体层下方的衬底所形成的漏极区域；　一设置于源极区域和栅极顶部的氧化层；以及　一沿源极区域侧壁和氧化层侧壁设置的掺杂Ｎ＋多晶硅间隔。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：弗兰茨娃赫尔伯特，安荷叭剌，
申请(专利权)人：万国半导体股份有限公司，
类型：发明
国别省市：BM[百慕大]