一种半导体集成器件及其制作方法技术

本发明专利技术公开了一种半导体集成器件及其制作方法，属于半导体技术领域。所述半导体集成器件包括：衬底，包括多个有源区；浅沟槽隔离结构，设置在所述有源区之间，所述浅沟槽隔离结构包括第一浅沟槽隔离结构和第二浅沟槽隔离结构，所述第一浅沟槽隔离结构高出所述衬底表面，所述第二浅沟槽隔离结构低于所述衬底表面；晶体管，设置在所述有源区上；金属电阻器，设置在所述第一浅沟槽隔离结构上；以及多晶硅电阻器，设置在所述第二浅沟槽隔离结构上。通过本发明专利技术提供的一种半导体集成器件及其制作方法，提高半导体集成器件的设计多元化，并提高半导体集成器件的性能。高半导体集成器件的性能。高半导体集成器件的性能。

【技术实现步骤摘要】
一种半导体集成器件及其制作方法


[0001]本专利技术属于半导体
，特别涉及一种半导体集成器件及其制作方法。

技术介绍

[0002]在半导体集成器件中，往往将多种类型的器件集成在一起进行制作，如将电阻与晶体管在同一衬底上制作。随着集成度的不断提高，通过制作金属栅极提高晶体管的性能，以满足使用需求。其中，电阻器与模拟、射频(RF)以及混合模式电路的阻抗匹配，用来做稳压或滤噪声等作用。同样，由于技术节点不断减小，将电阻器和金属栅极的晶体管结合在同一衬底时，会增加光罩和制作的程序，增加生产成本，且获得的电阻器与集成器件的匹配率低，限制半导体集成器件的发展。

技术实现思路

[0003]本专利技术的目的在于提供一种半导体集成器件及其制作方法，通过本专利技术提供的半导体集成器件及其制作方法，能够提高半导体集成器件的设计多元化，并提高其性能。
[0004]为解决上述技术问题，本专利技术提供一种半导体集成器件，至少包括：衬底，包括多个有源区；浅沟槽隔离结构，设置在所述有源区之间，所述浅沟槽隔离结构包括第一浅沟槽隔离结构和第二浅沟槽隔离结构，所述第一浅沟槽隔离结构高出所述衬底表面，所述第二浅沟槽隔离结构低于所述衬底表面；晶体管，设置在所述有源区上；金属电阻器，设置在所述第一浅沟槽隔离结构上；以及多晶硅电阻器，设置在所述第二浅沟槽隔离结构上。
[0005]在本专利技术一实施例中，所述金属电阻器中的栅极材料与所述晶体管中的栅极材料相同。
[0006]在本专利技术一实施例中，所述栅极材料与所述衬底之间设置界面层和栅极介质层，所述界面层设置在所述衬底上，所述栅极介质层设置在所述界面层上。
[0007]在本专利技术一实施例中，所述第二浅沟槽隔离的表面与所述衬底的表面之间的高度差为3nm~10nm。
[0008]本专利技术还提供一种半导体集成器件的制作方法，至少包括以下步骤：提供一衬底，所述衬底包括多个有源区；在所述衬底内形成浅沟槽隔离结构，所述浅沟槽隔离结构位于所述有源区之间，所述浅沟槽隔离结构包括第一浅沟槽隔离结构和第二浅沟槽隔离结构，所述第一浅沟槽隔离结构高出所述衬底表面，所述第二浅沟槽隔离结构低于所述衬底表面；在所述有源区上形成晶体管；在所述第一浅沟槽隔离结构上形成金属电阻器；以及在所述第二浅沟槽隔离结构上形成多晶硅电阻器。
[0009]在本专利技术一实施例中，所述制作方法还包括：在所述衬底上依次形成垫氧化层、垫氮化层和第一光刻胶层，所述第一光刻胶层上设置多个第一开口；以所述第一光刻胶层为掩膜，刻蚀所述垫氮化层、所述垫氧化层和部分所述衬底，形成浅沟槽；在所述浅沟槽内沉积绝缘介质，直至覆盖所述垫氮化层；以及平坦化绝缘介质，部分所述浅沟槽内的所述绝缘介质与两侧的所述垫氮化层齐平，部分所述浅沟槽内的所述绝缘介质低于所述垫氮化层的表面。
[0010]在本专利技术一实施例中，部分所述浅沟槽内的所述绝缘介质的表面介于所述衬底和所述垫氧化层之间。
[0011]在本专利技术一实施例中，所述制作方法还包括：形成所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构后；在所述衬底上形成界面层；在所述界面层、所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构上形成栅极介质层；在所述栅极介质层上形成第一栅极材料层；平坦化所述第一栅极材料层，至所述第一栅极材料层在所述衬底和第一浅沟槽隔离结构上的高度一致；刻蚀所述第一栅极材料层，形成第一栅极结构、第二栅极结构和第三栅极结构。
[0012]在本专利技术一实施例中，所述第一栅极结构位于所述衬底上，所述第二栅极结构位于所述第二浅沟槽隔离结构，所述第三栅极结构位于所述第一浅沟槽隔离结构上，且所述第二栅极结构的表面低于所述第一栅极结构和所述第三栅极结构的表面，所述第一栅极结构和所述第三栅极结构的表面齐平。
[0013]在本专利技术一实施例中，所述制作方法还包括：在所述衬底上形成层间介质层，直至覆盖全部栅极结构；平坦化所述层间介质层至暴露所述第一栅极结构和所述第三栅极结构；去除所述第一栅极材料层，以形成凹槽；以及在所述凹槽内沉积第二栅极材料层，且所述第二栅极材料层为金属材料。
[0014]综上所述，本专利技术提供一种半导体集成器件及其制作方法，通过对半导体集成器件和制作方法进行改进，本申请意想不到的技术效果是能够在同一半导体集成器件中，同时形成多种电阻器，可以提供更多的电阻选择，使得集成电路的元件设计多元化。同时，在制作过程中，能够降低光罩数目，减少制作的成本。能够确保金属栅极的制作过程，提高侧墙结构的稳定。能够改善金属栅极的介质层与衬底之间的界面品质较差的问题，提高半导体集成器件的性能。
[0015]当然，实施本专利技术的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
[0016]为了更清楚地说明本专利技术实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领
域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0017]图1为本专利技术一实施例中在衬底上形成第一光刻胶层的示意图。
[0018]图2为本专利技术一实施例中在浅沟槽内沉积绝缘介质并平坦化的示意图。
[0019]图3为本专利技术一实施例中平坦化绝缘介质后的示意图。
[0020]图4为本专利技术一实施例中形成的第一浅沟槽隔离结构和第二浅沟槽隔离结构的示意图。
[0021]图5为本专利技术一实施例中形成第一栅极材料层的示意图。
[0022]图6为本专利技术一实施例中平坦化衬底和第一浅沟槽隔离结构上的第一栅极材料层后，形成硬质掩膜层和抗反射层的示意图。
[0023]图7为本专利技术一实施例多个栅极结构的分布示意图。
[0024]图8为本专利技术一实施例中形成轻掺杂区的示意图。
[0025]图9为本专利技术一实施例中形成侧墙结构的示意图。
[0026]图10为本专利技术一实施例中形成重掺杂区的示意图。
[0027]图11为本专利技术一实施例中去除衬底和第一浅沟槽隔离结构上的第一栅极材料层的示意图。
[0028]图12为本专利技术一实施例中形成第二栅极材料层的示意图。
[0029]图13为本专利技术一实施例中第二栅极材料层在衬底上的示意图。
[0030]图14为本专利技术一实施例中第二栅极材料层在第一浅沟槽隔离结构上的示意图。
[0031]图15为本专利技术一实施例中半导体集成器件的示意图。
[0032]标号说明：10、衬底；11、垫氧化层；12、垫氮化层；13、第一光刻胶层；131、第一开口；14、绝缘介质；151、第一浅沟槽隔离结构；152、第二浅沟槽隔离结构；16、界面层；17、栅极介质层；18、第一栅极材料层；181、第一栅极结构；182、第二栅极结构；183、第三栅极结构；19、轻掺杂区；20、侧墙结构；201、硬质掩膜层；202、抗反射层；21、重掺杂区；22、层间介质层；221、凹槽；23、第二栅极材料层；231、保护层；232、功函数金属层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体集成器件，其特征在于，至少包括：衬底，包括多个有源区；浅沟槽隔离结构，设置在所述有源区之间，所述浅沟槽隔离结构包括第一浅沟槽隔离结构和第二浅沟槽隔离结构，所述第一浅沟槽隔离结构高出所述衬底表面，所述第二浅沟槽隔离结构低于所述衬底表面；晶体管，设置在所述有源区上；金属电阻器，设置在所述第一浅沟槽隔离结构上；以及多晶硅电阻器，设置在所述第二浅沟槽隔离结构上。2.根据权利要求1所述的半导体集成器件，其特征在于，所述金属电阻器中的栅极材料与所述晶体管中的栅极材料相同。3.根据权利要求2所述的半导体集成器件，其特征在于，所述栅极材料与所述衬底之间设置界面层和栅极介质层，所述界面层设置在所述衬底上，所述栅极介质层设置在所述界面层上。4.根据权利要求1所述的半导体集成器件，其特征在于，所述第二浅沟槽隔离的表面与所述衬底的表面之间的高度差为3nm~10nm。5.一种半导体集成器件的制作方法，其特征在于，至少包括以下步骤：提供一衬底，所述衬底包括多个有源区；在所述衬底内形成浅沟槽隔离结构，所述浅沟槽隔离结构位于所述有源区之间，所述浅沟槽隔离结构包括第一浅沟槽隔离结构和第二浅沟槽隔离结构，所述第一浅沟槽隔离结构高出所述衬底表面，所述第二浅沟槽隔离结构低于所述衬底表面；在所述有源区上形成晶体管；在所述第一浅沟槽隔离结构上形成金属电阻器；以及在所述第二浅沟槽隔离结构上形成多晶硅电阻器。6.根据权利要求5所述的半导体集成器件的制作方法，其特征在于，所述制作方法还包括：在所述衬底上依次形成垫氧化层、垫氮化层和第一光刻胶层，所述第一光刻胶层上设置多个第一开口；以所述第一光刻胶层为掩膜，刻蚀所述垫氮化层、所...

【专利技术属性】
技术研发人员：陈维邦，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：