DDRIO版图结构、集成电路版图及半导体器件制造技术

本申请提供了一种DDRIO版图结构，包括：内部信号区，位于DDRIO版图结构的上部边缘处，用于布设与芯片内部结构连接的信号线；低压器件区，位于内部信号区下方；高压器件区，位于低压器件区下方；静电放电器件区，位于高压器件区下方，用于放置静电放电器件；外部信号区，位于静电放电器件区的最上层，用于布设与芯片外部结构连接的信号线；稳压电容区，位于静电放电器件区的下方，用于放置高压电源的稳压电容；内部信号区、低压器件区、高压器件区、静电放电器件区和稳压电容区的宽度相等。本申请技术方案提供的DDRIO版图结构清晰明了，可以快速定位IO单元所包含的各器件所在区域，有效缩减DDRIO版图的结构设计时间，提高设计效率。提高设计效率。提高设计效率。

【技术实现步骤摘要】
DDRIO版图结构、集成电路版图及半导体器件


[0001]本申请涉及集成电路领域，具体涉及一种DDRIO版图结构、集成电路版图及半导体器件。

技术介绍

[0002]DDRIO（Double Data Rate Input or Output，双倍率输入输出）是芯片中的一种重要部件，又称为双倍速率同步动态随机访问存储器模拟输入输出模块。DDRIO通常用于芯片的内部控制逻辑和外部存储颗粒之间的数据传输。DDRIO通常是一个库，内部包括多个具有不同电路功能的IO单元。在设计DDRIO结构时，大多是基于单个IO内部电路来设计，这使得单个IO结构根据内部电路的不同而有所不同，当电路较为复杂时，IO结构复杂，容易引起混乱，不利于DDRIO结构的高效设计和开发；同时，由于IO结构不同，IO拼接时容易引起DRC（Design Rule Check，设计规则检查）问题。

技术实现思路

[0003]本申请的一个目的在于提出一种DDRIO版图结构、集成电路版图及半导体器件，以提高DDRIO版图结构的设计效率。
[0004]根据本申请实施例的一方面，公开了一种DDRIO版图结构，包括：内部信号区，位于所述DDRIO版图结构的上部边缘处，用于布设与芯片内部结构连接的信号线；低压器件区，位于所述内部信号区下方，用于放置低压器件；高压器件区，位于所述低压器件区下方，用于放置高压器件；静电放电器件区，位于所述高压器件区下方，用于放置静电放电器件；外部信号区，位于所述静电放电器件区的最上层，用于布设与芯片外部结构连接的信号线；稳压电容区，位于所述静电放电器件区的下方，用于放置高压电源的稳压电容；所述内部信号区、所述低压器件区、所述高压器件区、所述静电放电器件区和所述稳压电容区的宽度相等。
[0005]在本申请的一个实施例中，所述DDRIO版图结构还包括IO边缘结构，所述IO边缘结构位于所述DDRIO版图结构的左边缘和右边缘，所述IO边缘结构包括P型或N型的条状衬底接触，所述条状衬底接触的类型与所述IO边缘结构处所述DDRIO版图结构的内部器件类型相反。
[0006]在本申请的一个实施例中，所述条状衬底接触的中心线与所述DDRIO版图结构边缘处的边缘线重合。
[0007]在本申请的一个实施例中，所述内部信号区包括多条第一信号线和反接二极管，所述第一信号线包括在所述DDRIO版图结构高度方向上相邻的两层金属；所述反接二极管的正极性端接地，所述反接二极管的负极性端连接所述金属；所述第一信号线的宽度大于
或等于最小走线宽度的两倍与最小走线间距之和，所述最小走线宽度为所述芯片内部结构中与所述内部信号区连接的信号线的最小宽度，所述最小走线间距为所述芯片内部结构中与所述内部信号区连接的两根信号线之间的最小间距。
[0008]在本申请的一个实施例中，所述静电放电器件区包括第一级器件、静电保护电阻和第二级器件，所述静电保护电阻连接于所述第一级器件和所述第二级器件之间；所述第一级器件与所述外部信号区连接，所述第二级器件与所述高压器件区。
[0009]在本申请的一个实施例中，所述静电放电器件区包括P型二极管、N型二极管、电源线和地线，所述外部信号区包括第二信号线；所述P型二极管和所述N型二极管沿所述DDRIO版图结构的宽度方向分布，所述电源线位于所述P型二极管之上，所述地线位于所述N型二极管之上，所述第二信号线位于所述电源线和所述地线之间。
[0010]在本申请的一个实施例中，所述稳压电容区包括多种类型的器件电容，同一种类型的器件电容的高度在同一个高度范围内。
[0011]在本申请的一个实施例中，所述低压器件区、所述高压器件区、所述静电放电器件区和所述稳压电容区包括电源线，所述电源线沿所述DDRIO版图结构的宽度方向布设。
[0012]在本申请的一个实施例中，所述内部信号区、所述低压器件区、所述高压器件区和所述稳压电容区在与所述DDRIO版图结构的长度方向平行的边缘处设有隔离区。
[0013]在本申请的一个实施例中，所述隔离区包括条状衬底接触，所述条状衬底接触的中心线与所述边缘处的边缘线重合。
[0014]根据本申请实施例的一方面，提供一种集成电路版图，包括多个本申请任意实施例提供的DDRIO版图结构，拼接后相邻两个所述DDRIO版图结构的边缘线重合。
[0015]根据本申请实施例的一方面，提供一种半导体器件，所述半导体器件的部分或全部基于本申请提供的集成电路版图制成。
[0016]在本申请实施例提供的技术方案中，通过将DDRIO版图结构划分为内部信号区、低压器件区、高压器件区、静电放电器件区、外部信号区和稳压电容区，各区域在DDRIO版图结构的长度方向上依次分布，并保持各区域宽度相等，使得DDRIO版图结构清晰明了，可以快速定位IO单元所包含的各器件所在区域，有效缩减DDRIO版图的结构设计时间，提高设计效率。
[0017]本申请的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本申请的实践而习得。
[0018]应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本申请。
附图说明
[0019]通过参考附图详细描述其示例实施例，本申请的上述和其它目标、特征及优点将变得更加显而易见。
[0020]图1示意性地示出了本申请一个实施例提供的DDRIO版图结构的示意图。
[0021]图2A示意性的示出了本申请一个实施例提供的内部信号区的结构示意图。
[0022]图2B示意性的示出了本申请一个实施例提供的第一信号线宽度的示意图。
[0023]图3A示意性地示出了本申请一个实施例提供的静电放电器件区的电路结构示意
图。
[0024]图3B示意性地示出了本申请一个实施例提供的静电放电器件区的结构示意图。
[0025]图4示意性地示出了本申请一个实施例提供的DDRIO版图结构的示意图。
[0026]图5示意性地示出了本申请一个实施例提供的DDRIO版图结构的示意图。
[0027]图6A示意性地示出了本申请一个实施例提供的P型条状衬底接触的结构示意图。
[0028]图6B示意性地示出了本申请一个实施例提供的N型条状衬底接触的结构示意图。
[0029]图7示意性地示出了本申请一个实施例提供的IO单元拼接结构的示意图。
具体实施方式
[0030]现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些示例实施方式使得本申请的描述将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。附图仅为本申请的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
[0031]此外，所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多示例实施方式中。在下面的描述中，提供许多具体细节从而给出对本申请的示例实施本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种DDRIO版图结构，其特征在于，包括：内部信号区，位于所述DDRIO版图结构的上部边缘处，用于布设与芯片内部结构连接的信号线；低压器件区，位于所述内部信号区下方，用于放置低压器件；高压器件区，位于所述低压器件区下方，用于放置高压器件；静电放电器件区，位于所述高压器件区下方，用于放置静电放电器件；外部信号区，位于所述静电放电器件区的最上层，用于布设与芯片外部结构连接的信号线；稳压电容区，位于所述静电放电器件区的下方，用于放置高压电源的稳压电容；所述内部信号区、所述低压器件区、所述高压器件区、所述静电放电器件区和所述稳压电容区的宽度相等。2.根据权利要求1所述的DDRIO版图结构，其特征在于，所述DDRIO版图结构还包括IO边缘结构，所述IO边缘结构位于所述DDRIO版图结构的左边缘和右边缘，所述IO边缘结构包括P型或N型的条状衬底接触，所述条状衬底接触的类型与所述IO边缘结构处所述DDRIO版图结构的内部器件类型相反。3.根据权利要求2所述的DDRIO版图结构，其特征在于，所述条状衬底接触的中心线与所述DDRIO版图结构边缘处的边缘线重合。4.根据权利要求1所述的DDRIO版图结构，其特征在于，所述内部信号区包括多条第一信号线和反接二极管；所述第一信号线包括在所述DDRIO版图结构高度方向上相邻的两层金属；所述反接二极管的正极性端接地，所述反接二极管的负极性端连接所述金属；所述第一信号线的宽度大于或等于最小走线宽度的两倍与最小走线间距之和，所述最小走线宽度为所述芯片内部...

【专利技术属性】
技术研发人员：李长猛，
申请(专利权)人：牛芯半导体深圳有限公司，
类型：发明
国别省市：