一种基于LDMOS的静电释放器件制造技术

本申请公开了一种基于LDMOS的静电释放器件，包括衬底、阱区、漂移区、体掺杂区、源掺杂区、漏掺杂区、栅极和防静电沟槽隔离结构，其中，所述阱区和漂移区分别形成在所述衬底内且靠近所述衬底的表面；所述栅极位于在所述阱区和漂移区之间的衬底上；所述源掺杂区位于所述阱区内；若干所述防静电沟槽隔离结构形成在所述阱区内，且位于所述源掺杂区和所述栅极之间；所述体掺杂区形成在所述阱区内，且位于所述源掺杂区远离栅极的一侧；所述漏掺杂区位于所述漂移区内。本申请通过上述方案，实现了提高静电释放器件的抗静电能力的效果。高静电释放器件的抗静电能力的效果。高静电释放器件的抗静电能力的效果。

【技术实现步骤摘要】
一种基于LDMOS的静电释放器件


[0001]本申请涉及半导体制造的
，具体涉及一种基于LDMOS的静电释放器件。

技术介绍

[0002]ESD(electro static discharge，简称静电释放)失效是电子工业在可靠性方面面临的一个最普遍问题，据统计高达35％的集成电路失效是ESD导致的，每年给电子业造成的损失以数十亿美元计，目前常用的办法是将精心设计的保护结构通过工艺集成在电子电路中，保护集成电路免受静电力的冲击。
[0003]在过去的几十年里，技术人员开发了多种ESD保护结构，例如二极管、栅极接地的MOS管、可控硅整流器(SCR：Silicon Controlled Rectifier)及横向双扩散MOS器件(LDMOS：Lateral Double Diffused MOSFET)等，其中，LDMOS器件由于能承受更高的击穿电压而被广泛选用对高压通道进行ESD保护。
[0004]传统的ESD LDMOS器件中，为了提高LDMOS的ESD能力，现有的方法是通过增大传统的ESD LDMOS的沟道长度，随着沟道长度越长，沟道电阻越大，从而能承受的电压也越大。但是增大沟道长度会造成ESD LDMOS器件的尺寸增大，从而增加了集成电路成本，因此，如何获得器件面积小，ESD能力强的器件是急需解决的半导体技术问题。

技术实现思路

[0005]为了解决相关技术中的问题，本申请提供了一种基于LDMOS的静电释放器件。
[0006]本申请实施例提供了一种基于LDMOS的静电释放器件，包括衬底、阱区、漂移区、体掺杂区、源掺杂区、漏掺杂区、栅极和防静电沟槽隔离结构，其中：所述阱区和漂移区分别形成在所述衬底内且靠近所述衬底的表面；所述栅极位于在所述阱区和漂移区之间的衬底上；所述源掺杂区位于所述阱区内；若干所述防静电沟槽隔离结构形成在所述阱区内，且位于所述源掺杂区和所述栅极之间；所述体掺杂区形成在所述阱区内，且位于所述源掺杂区远离栅极的一侧；所述漏掺杂区位于所述漂移区内。
[0007]在一些实施例中，所述防静电沟槽隔离结构的版图为正多边形结构。
[0008]在一些实施例中，所述防静电沟槽隔离结构的版图为正四边形、正六边形、正八边形、正十二边形、正十六边形中的一种。
[0009]在一些实施例中，若干所述防静电沟槽隔离结构呈交错阵列均匀分布在所述源掺杂区和栅极之间。
[0010]在一些实施例中，所述体掺杂区、源掺杂区、漏掺杂区和栅极均呈条形设置。
[0011]在一些实施例中，所述阱区内形成有第一沟槽隔离结构和第二沟槽隔离结构，所述第一沟槽隔离结构位于所述体掺杂区远离源掺杂区的一侧，所述第二沟槽隔离结构位于
体掺杂区和源掺杂区之间。
[0012]在一些实施例中，所述漂移区内形成有第三沟槽隔离结构和第四沟槽隔离结构，所述第三沟槽隔离结构位于所述漏掺杂区靠近栅极的一侧，所述第四沟槽隔离结构位于所述漏掺杂区远离栅极的一侧。
[0013]在一些实施例中，所述阱区和和漂移区的掺杂离子的导电类型相反。
[0014]本申请技术方案，至少包括如下优点：1. 通过在阱区内设置位于源掺杂区和栅极之间的间隔区域，并在该间隔区域内设置若干防静电沟槽隔离结构，实现了在不增大实际沟道长度的情况下，有效沟道长度增加，有效沟道电阻增大，进一步使得保持电压增大，最终实现了提高了静电释放器件的抗静电能力的效果。
附图说明
[0015]为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1是本申请一个示例性实施例提供的基于LDMOS的静电释放器件的结构示意图；图2是本申请一个示例性实施例提供的基于LDMOS的静电释放器件的器件版图分布图；图3是本申请另一个实施例提供的基于LDMOS的静电释放器件的器件版图分布图；图4是本申请另一个实施例提供的基于LDMOS的静电释放器件的器件版图分布图。
[0017]附图标记说明：1、衬底；2、阱区；21、体区；22、源掺杂区；23、第一沟槽隔离结构；24、第二沟槽隔离结构；3、漂移区；31、漏掺杂区；32、第三沟槽隔离结构；33、第四沟槽隔离结构；4、栅极；41、介质层；5、防静电沟槽隔离结构。
实施方式
[0018]下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
[0019]在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0020]在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人
员而言，可以具体情况理解上述术语在本申请中的具体含义。
[0021]此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
[0022]本申请提供一种基于LDMOS的静电释放器件，参照图1，其包括衬底1、阱区2、漂移区3、体掺杂区、源掺杂区22、漏掺杂区31、栅极4和防静电沟槽隔离结构5。其中，衬底1可以是P型半导体衬底1，也可以为N型半导体衬底1。阱区2和漂移区3分别形成在衬底1内且靠近衬底1的表面。栅极4位于阱区2和漂移区3之间的衬底1上，且栅极4和衬底1之间形成有介质层41。漏掺杂区31位于漂移区3内，源掺杂区22和体掺杂区位于阱区2内，且体掺杂区位于源掺杂区22远离栅极4的一侧。源掺杂区22和栅极4之间形成有间隔区域，且该间隔区域位于阱区2内。若干防静电沟槽隔离结构5形成在该间隔区域内。
[0023]参照图2，ESD(electro static discharge，静电释放)泄放的电流方向为从漏掺杂区31到源掺杂区22，相当于整体结构的有效沟道长度为由栅极4到源掺杂区22的长度，远大于实际沟道长度，因此，本申请实施例所提供的该种静电释放器件的有效沟道电阻增大，使得沟道在较小的电流下能承受大的电压，使得保持本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于LDMOS的静电释放器件，其特征在于，包括衬底(1)、阱区(2)、漂移区(3)、体掺杂区、源掺杂区(22)、漏掺杂区(31)、栅极(4)和防静电沟槽隔离结构(5)，其中：所述阱区(2)和漂移区(3)分别形成在所述衬底(1)内且靠近所述衬底(1)的表面；所述栅极(4)位于在所述阱区(2)和漂移区(3)之间的衬底(1)上；所述源掺杂区(22)位于所述阱区(2)内；若干所述防静电沟槽隔离结构(5)形成在所述阱区(2)内，且位于所述源掺杂区(22)和所述栅极(4)之间；所述体掺杂区形成在所述阱区(2)内，且位于所述源掺杂区(22)远离栅极(4)的一侧；所述漏掺杂区(31)位于所述漂移区(3)内。2.根据权利要求1所述的基于LDMOS的静电释放器件，其特征在于，所述防静电沟槽隔离结构(5)的版图为正多边形结构。3.根据权利要求2所述的基于LDMOS的静电释放器件，其特征在于，所述防静电沟槽隔离结构(5)的版图为正四边形、正六边形、正八边形、正十二边形、正十六边形中的一种。4.根据权利要求3所述的基于LDMOS的静电释放器件，其...

【专利技术属性】
技术研发人员：陈天，肖莉，王黎，陈华伦，
申请(专利权)人：华虹半导体无锡有限公司，
类型：发明
国别省市：