制造半导体器件的方法技术

本公开的各实施例涉及一种制造半导体器件的方法。在SOI衬底中形成多个沟槽后，绝缘层的侧表面从半导体层的侧表面和半导体衬底的侧表面后退。接着，绝缘层的侧表面被有机膜覆盖并且半导体层的侧表面也通过对嵌入到多个沟槽的每个的内部有机膜执行各向异性蚀刻工艺而从有机膜暴露。接着，通过执行各向同性蚀刻工艺使半导体层的侧表面和半导体衬底的侧表面中的每个侧表面接近绝缘层的侧表面。此外，在去除有机膜之后，分别对半导体层的侧表面和半导体基板的侧表面中的每个侧表面执行氧化处理。氧化处理。氧化处理。

【技术实现步骤摘要】
制造半导体器件的方法

技术介绍

[0001]本专利技术涉及一种制造半导体器件的方法，例如，一种制造设置有SOI衬底的半导体器件的方法。
[0002]作为用于低功耗的半导体器件，存在一种在SOI(Silicon On Insulator，绝缘体上硅)衬底上形成MISFET(Metal Insulator Semiconductor Field Effect Transistor，金属绝缘体半导体场效应晶体管)的技术，所述SOI衬底具有半导体衬底、形成在半导体衬底上的绝缘层、以及形成在该绝缘层上的硅层。形成在SOI衬底上的该MISFET可以降低由形成在硅层上的扩散区引起的寄生电容。这使得可以实现操作速度的提高和功耗的降低。
[0003]这里，公开了以下列出的技术。
[0004][专利文献1]美国专利号10529630(日本未审查专利申请公开号2019
‑
121632)
[0005][专利文献2]美国专利申请文件号2020/0313000(WO2019/097568)
[0006]例如，专利文献1公开了一种制造具有所谓混合结构的半导体器件的方法，该混合结构提供有SOI衬底和体区域。此外，专利文献2公开了用于通过向SOI区域施加背栅极电压来抑制形成在SOI区域上的MISFET的漏电流的技术。

技术实现思路

[0007]在具有混合结构的半导体器件中，已经考虑了小型化，例如从65nm/55nm代到45nm/40nm代。
[0008]在SOI区域和体区域中，元件分离部分形成在半导体衬底上。此时，通过用于形成元件分离部分的(一个或多个)沟槽的蚀刻工艺，绝缘层的一部分(末端)也被去除。结果，半导体衬底的(一个或多个)角部分从绝缘层被暴露。当在半导体衬底的角部分已经被暴露的状态下执行氧化处理时，所暴露的半导体衬底的角部分被显著地氧化。即，氧化角部分处的半导体衬底的曲率半径变大，半导体衬底与半导体层之间形成的电容劣化。随着半导体器件发展的小型化，绝缘层的尺寸也变小，如上所述，当半导体衬底的角部分被氧化时，上述电容进一步劣化，该劣化带来通过背栅极电压的控制引起的(一个或多个)效果的劣化。即，出现了关于半导体器件的性能劣化的问题。
[0009]同时，在体区域中，形成具有比形成在SOI区域上的MISFET更高耐受电压的MISFET。因此，在体区域中，在半导体器件的角部分容易发生电场集中，如果半导体衬底的曲率半径小，则难以确保栅极绝缘膜的耐受电压。即，出现了半导体器件的可靠性劣化的问题。
[0010]本申请的主要目的在于提高混合结构半导体器件的可靠性，并且提供提高上述半导体器件性能的技术。
[0011]根据本说明书和附图的记载，本专利技术的其他问题和新颖性将显而易见。
[0012]根据一个实施例的制造半导体器件的方法是一种制造具有第一区域和第二区域的半导体器件的方法，在第一区域中将形成第一MISFET，在第二区域中将形成第二MISFET，包括：
[0013](a)制备SOI衬底，该SOI衬底具有半导体衬底、形成在半导体衬底上的绝缘层以及形成在绝缘层上的半导体层；
[0014](b)在步骤(a)之后，在第一区域和第二区域中的每个区域中，在半导体层上形成第一绝缘膜，第一绝缘膜由与绝缘层的材料不同的材料制成；
[0015](c)在(b)之后，在第一区域和第二区域中的每个区域中，通过图案化第一绝缘膜来形成掩模图案；
[0016](d)在(c)之后，在第一区域和第二区域中的每个区域中，通过利用掩模图案作为掩模执行蚀刻工艺来形成分别到达半导体衬底的内部的多个沟槽，并且使在多个沟槽的每个沟槽的内部中的半导体层的侧表面、绝缘层的侧表面和半导体衬底的侧表面的每个侧表面暴露；
[0017](e)在(d)之后，在第一区域和第二区域中的每个区域中，通过清洁多个沟槽的每个沟槽的内部，使绝缘层的侧表面从半导体层的侧表面和半导体衬底的侧表面后退；
[0018](f)在(e)之后，在第一区域和第二区域中的每个区域中，将有机膜嵌入到多个沟槽中的每个沟槽的内部；
[0019](g)在(f)之后，通过对第一区域中的有机膜执行各向异性蚀刻工艺，利用有机膜覆盖第一区域中的绝缘层的侧表面，并且还使第一区域中的半导体层的侧表面从有机膜暴露；
[0020](h)在(g)之后，在第一区域和第二区域中的每个区域中，通过执行各向异性蚀刻工艺，使第一区域中的半导体层的侧表面和第一区域中的半导体衬底的侧表面中的每个侧表面接近第一区域中的绝缘层侧表面，各向同性蚀刻工艺具有有机膜、半导体层和半导体衬底比绝缘层更容易蚀刻的条件；
[0021](i)在(h)之后，在第一区域和第二区域中的每个区域中，去除有机膜；
[0022](j)在(i)之后，在第一区域和第二区域中的每个区域中，对半导体层的侧表面和半导体衬底的侧表面的每个执行氧化处理；以及
[0023](k)在(j)之后，在第一区域和第二区域中的每个区域中，将第二绝缘膜嵌入多个沟槽的每个沟槽的内部。
附图说明
[0024]图1是示出第一实施例的半导体器件的截面图。
[0025]图2是示出第一实施例的半导体器件的制造工艺的截面图。
[0026]图3是示出图2之后的制造工艺的截面图。
[0027]图4是示出图3之后的制造工艺的截面图。
[0028]图5是示出图4之后的制造工艺的截面图。
[0029]图6是示出图5之后的制造工艺的截面图。
[0030]图7是示出图6之后的制造工艺的截面图。
[0031]图8是示出图7之后的制造工艺的截面图。
[0032]图9是示出图8之后的制造工艺的截面图。
[0033]图10是示出图9之后的制造工艺的截面图。
[0034]图11是示出图10之后的制造工艺的截面图。
[0035]图12是示出图11之后的制造工艺的截面图。
[0036]图13是示出图12之后的制造工艺的截面图。
[0037]图14是示出图13之后的制造工艺的截面图。
[0038]图15是示出图14之后的制造工艺的截面图。
[0039]图16是示出图15之后的制造工艺的截面图。
[0040]图17是示出图16之后的制造工艺的截面图。
[0041]图18是示出图17之后的制造工艺的截面图。
[0042]图19是示出图18之后的制造工艺的截面图。
[0043]图20是示出图19之后的制造工艺的截面图。
[0044]图21是示出图20之后的制造工艺的截面图。
具体实施方式
[0045]在下文中，将参考附图详细描述本专利技术的实施例。注意，遍及用于描述实施例的附图，具有相同功能的部件由相同的附图标记表示，并且将省略对其的重复描述。另外，在以下实施例中，除非特别需要，否则原则上不再重复描述相同或相似的部分。
[0046](第一实施例)
[0047本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造半导体器件的方法，所述半导体器件具有第一区域和第二区域，在所述第一区域中将形成第一MISFET，在所述第二区域中将形成第二MISFET，所述方法包括：(a)制备SOI衬底，所述SOI衬底具有半导体衬底、形成在所述半导体衬底上的绝缘层以及形成在所述绝缘层上的半导体层；(b)在所述步骤(a)之后，在所述第一区域和所述第二区域中的每个区域中，在所述半导体层上形成第一绝缘膜，所述第一绝缘膜由与所述绝缘层的材料不同的材料制成；(c)在所述(b)之后，在所述第一区域和所述第二区域中的每个区域中，通过图案化所述第一绝缘膜来形成掩模图案；(d)在所述(c)之后，在所述第一区域和所述第二区域中的每个区域中，通过利用所述掩模图案作为掩模执行蚀刻工艺来形成分别到达所述半导体衬底的内部的多个沟槽，并且使在所述多个沟槽的每个沟槽的内部中的所述半导体层的侧表面、绝缘层的侧表面和所述半导体衬底的侧表面的每个侧表面暴露；(e)在所述(d)之后，在所述第一区域和所述第二区域中的每个区域中，通过清洁所述多个沟槽的每个沟槽的所述内部，使所述绝缘层的所述侧表面从所述半导体层的所述侧表面和所述半导体衬底的所述侧表面后退；(f)在所述(e)之后，在所述第一区域和所述第二区域中的每个区域中，将有机膜嵌入到所述多个沟槽中的每个沟槽的所述内部；(g)在所述(f)之后，通过对所述第一区域中的所述有机膜执行各向异性蚀刻工艺，利用所述有机膜覆盖所述第一区域中的所述绝缘层的所述侧表面，并且还使所述第一区域中的所述半导体层的所述侧表面从所述有机膜暴露；(h)在所述(g)之后，在所述第一区域和所述第二区域中的每个区域中，通过执行各向异性蚀刻工艺，使所述第一区域中的所述半导体层的所述侧表面和所述第一区域中的所述半导体衬底的所述侧表面中的每个侧表面接近所述第一区域中的所述绝缘层的所述侧表面，所述各向同性蚀刻工艺具有如下条件，在该条件下所述有机膜、所述半导体层和所述半导体衬底比所述绝缘层更容易被蚀刻；(i)在所述(h)之后，在所述第一区域和所述第二区域中的每个区域中，去除所述有机膜；(j)在所述(i)之后，在所述第一区域和所述第二区域中的每个区域中，对所述半导体层的所述侧表面和所述半导体衬底的所述侧表面中的每个侧表面执行氧化处理；以及(k)在所述(j)之后，在所述第一区...

【专利技术属性】
技术研发人员：津田是文，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：