集成电路及其形成方法技术

一种处理集成电路的方法，包括形成多个晶体管。该方法利用反色调图案化工艺，选择性地将偶极子驱入一些晶体管的栅极介电层中，同时防止偶极子进入其他晶体管的栅极介电层。可以重复此过程以产生多个晶体管，每个晶体管具有不同的阈值电压。本申请的实施例还公开了一种集成电路及其形成方法。集成电路及其形成方法。集成电路及其形成方法。

【技术实现步骤摘要】
集成电路及其形成方法


[0001]本申请的实施例涉及集成电路及其形成方法。

技术介绍

[0002]针对电子设备(包括智能手机、平板电脑、台式电脑、笔记本电脑和许多其他类型的电子设备)的计算存在着持续增加的要求。集成电路为这些电子设备提供计算能力。提高集成电路计算能力的一种方法是包括具有不同阈值电压的晶体管。
[0003]包括具有不同阈值电压的多个晶体管的集成电路的形成可能具有挑战性。对于FinFET晶体管和GAA(全环栅，gate
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around)晶体管等3D晶体管，定义集成电路不同区域的图案化工艺可能很困难。高K栅极介电结构和沟道区可能由于图案化工艺而受损。其结果是，各种器件区域的阈值电压可能不符合设计规范。这可能导致晶体管无法正常工作，晶圆产量低，并且电子设备无法正常工作。所得的器件区域的阈值电压可能不符合设计要求。

技术实现思路

[0004]根据本申请的实施例的一个方面，提供了一种形成集成电路的方法，包括：在第一晶体管的第一沟道区上的第一界面介电层上形成第一高K介电层；本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种形成集成电路的方法，包括：在第一晶体管的第一沟道区上的第一界面介电层上形成第一高K介电层；在第二晶体管的第二沟道区上的第二界面介电层上形成第二高K介电层；在所述第一高K介电层上和所述第二高K介电层上沉积第一硬掩模层；图案化所述第一硬掩模层以暴露所述第一高K介电层；在所述第一高K介电层上和所述第二沟道区上方的所述第一硬掩模层上沉积第一偶极子诱导层；以及当所述第一偶极子诱导层位于所述第一高K介电层上和所述第二沟道区上方的所述第一硬掩模层上时，执行第一热退火工艺。2.根据权利要求1所述的方法，包括通过执行所述第一热退火工艺来调整所述第一晶体管的阈值电压。3.根据权利要求2所述的方法，其中，所述第一热退火工艺不调整所述第二晶体管的阈值电压。4.根据权利要求1所述的方法，包括：去除所述第一偶极子诱导层和所述第一硬掩模层的剩余部分；以及在所述第一高K介电层上和所述第二高K介电层上沉积栅极金属。5.根据权利要求2所述的方法，包括：在沉积所述第一硬掩模层之前，在第三晶体管的第三沟道区上的第三界面介电层上形成第三高K介电层；在沉积所述第一硬掩模层之前，在第四晶体管的第四沟道区上的第四界面介电层上形成第四高K介电层；其中，沉积所述第一硬掩模层包括将所述第一硬掩模层沉积在所述第三高K介电层上和所述第四高K介电层上；其中，图案化所述第一硬掩模层包括暴露所述第三高K介电层；其中，沉积所述第一偶极子诱导层包括在所述第三高K介电层上和在所述第四高K介电层上方的所述第一硬掩模层上沉积所述第一偶极子诱导层；并且其中，执行所述第一热退火工艺包括，当所述第一偶极子诱导层位于所述第三高K介电层上和所述第四沟道区上方的所述第一硬掩模层上时执行所述第一热退火工艺。6.根据权利要求5所述的方法，包括：去除所述第一硬掩模层和所述第一偶极子诱导层；在所述第一高K介电层、所述第二高K介电层、所述第三高K介电层和所述第四高...

【专利技术属性】
技术研发人员：朱龙琨，余佳霓，卢俊甫，江国诚，王志豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：