一种半导体集成电路及其制备方法技术

本申请提供了一种半导体集成电路及其制备方法，半导体集成电路包括层叠设置的衬底、外围电路和存储阵列，衬底的一侧设置有所述外围电路，所述外围电路位于所述衬底与所述存储阵列之间，所述衬底中设置有控制所述存储阵列的外围电路；所述存储阵列包括多个存储单元，所述存储单元包括晶体管结构；所述晶体管结构包括：依次层叠设置在所述外围电路远离所述衬底一侧的栅极导线段、源极、第一隔离层、漏极，还包括沟道；所述沟道为中空桶状结构，所述沟道内部为栅极，所述栅极与所述栅极导线段连接。采用本申请提供的堆叠结构，可以在晶体管尺寸不进行缩微的条件下，存储密度直接提升接近一倍，达到传统两到三代技术节点演进的效果。果。果。

【技术实现步骤摘要】
一种半导体集成电路及其制备方法


[0001]本文涉及但不限于一种半导体集成电路及其制备方法，尤其涉及但不限于一种高密度的动态随机存取存储器(DRAM)。

技术介绍

[0002]动态随机存取存储器(Dynamic Random Access Memory,DRAM)由存储单元阵列(Cell array)和外围电路部分组成，其中存储单元阵列约占芯片总面积的50％左右。存储单元阵列部分与外围电路部分会采用不同的晶体管结构以实现不同的功能，但由于现有技术都采用外延生长的单晶硅作为沟道材料，导致两种晶体管既要分布在同一水平面上，又要采用不同的工艺流程进行加工。这一结构有两种明显的缺点，一是面积利用率比较小，整片芯片上存储单元阵列的面积只占一半；二是为了在平面加工过程中兼顾两种晶体管的性能要求，导致工艺流程复杂，对工艺条件和材料的限制较多，工艺窗口比较小。

技术实现思路

[0003]以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0004]本申请提供了一种半导体集成电路，包括：
[0005]层叠设置的衬底、外围电路和存储阵列，
[0006]所述存储阵列包括多个存储单元，所述存储单元包括晶体管结构；
[0007]所述晶体管结构包括：依次层叠设置在所述外围电路远离所述衬底一侧的栅极导线段、源极、第一隔离层、漏极，还包括沟道；
[0008]所述沟道为中空桶状结构，所述沟道内部为栅极，所述栅极与所述栅极导线段连接；所述沟道依次贯穿层叠设置的所述源极、所述第一隔离层至所述漏极的表面，与所述漏极连接，所述沟道被所述源极、所述第一隔离层和所述漏极包围。
[0009]在本申请提供的一种实施方式中，所述衬底的一侧设置有所述外围电路，所述外围电路位于所述衬底与所述存储阵列之间，或者在所述衬底中设置有部分或全部的所述外围电路。
[0010]在本申请提供的一种实施方式中，所述半导体集成电路还包括第三隔离层，位于所述衬底和所述存储阵列之间；
[0011]所述第三隔离层包括通孔，所述外围电路与所述存储阵列通过所述通孔连接。
[0012]在本申请提供的一种实施方式中，所述沟道垂直于所述衬底。
[0013]在本申请提供的一种实施方式中，所述晶体管结构还包括栅极介电层，位于所述沟道与所述栅极之间。
[0014]在本申请提供的一种实施方式中，所述晶体管结构还包括第二隔离层，所述第二隔离层位于所述栅极导线段和未被所述栅极导线段覆盖的第三隔离层表面；
[0015]所述第一隔离层位于所述源极和未被所述源极覆盖的所述第二隔离层的表面。
[0016]在本申请提供的一种实施方式中，相邻的所述源极的间距不小于水平方向最小特征尺寸；相邻的所述漏极的间距不小于水平方向最小特征尺寸；相邻的所述栅极导线段的间距不小于水平方向最小特征尺寸；所述沟道内的孔径不小于水平方向最小特征尺寸。
[0017]在本申请提供的一种实施方式中，所述源极和所述栅极的材质各自独立地选自W、Mo、Al、W和Ta中的任意一种或更多种；
[0018]所述沟道的材质选自IGZO、ITO和IZO中的任意一种或更多种；
[0019]栅极介电层的材质选自氧化硅和氧化铝中的任意一种或更多种。
[0020]在本申请提供的一种实施方式中，所述存储阵列与所述衬底以垂直于所述衬底的方向层叠。
[0021]在本申请提供的一种实施方式中，在所述漏极的远离衬底的一侧设置电容器形成1个晶体管1个电容的DRAM结构；或，在所述漏极的远离衬底的一侧设置第二晶体管结构，形成2个晶体管0个电容的DRAM结构；
[0022]在本申请提供的一种实施方式中，所述电容或所述第二晶体管结构可以与所述沟道同轴。
[0023]在本申请提供的一种实施方式中，所述半导体结构投影在所述衬底的面积为4F2；F为半导体结构水平方向的最小特征尺寸；
[0024]在本申请提供的一种实施方式中，所述沟道的内径为最小特征尺寸。
[0025]在本申请提供的一种实施方式中，所述介电层、所述第一隔离层、所述第二隔离层和所述第三隔离层的厚度和尺寸可以根据实际需要进行确定。
[0026]又一方面，本申请提供了上述的半导体集成电路的制备方法，包括以下步骤：
[0027]S10：提供衬底，并设置外围电路；
[0028]S20：在所述外围电路的一侧依次层叠设置栅极导线段、源极、第一隔离层；
[0029]S21：在所述第一隔离层、所述源极中设置贯通的开孔并使所述开孔止于所述栅极导线段表面；
[0030]S22：在所述开孔的内壁上设置环状的沟道；
[0031]S23：在所述沟道中设置栅极，所述栅极与所述栅极导线段连接；
[0032]S24：在所述栅极表面设置沟道材料，并使所述栅极被所述沟道包围；即所述沟道形成了中空桶装的形状，所述栅极材料在桶状结构内部，所述栅极材料被所述沟道包围；所述沟道垂直于所述衬底或所述沟道与衬底承一定角度；
[0033]S30：在所述沟道远离所述衬底一侧的表面设置所述漏极，并使得所述沟道被所述漏极、所述第一隔离层、所述源极、所述栅极和所述栅极导线段包围。
[0034]在本申请提供的一种实施方式中，在步骤S30后还包括：
[0035]S31：设置存储器件，所述存储器件与所述漏极电连接。
[0036]在本申请提供的一种实施方式中，在步骤S20中还包括：
[0037]在所述衬底靠近所述栅极导线段的一侧设置第三隔离层；
[0038]在栅极导线段和第三隔离层的远离所述衬底的一侧设置第二隔离层。
[0039]在本申请提供的一种实施方式中，在步骤S20中还包括：
[0040]在所述第三隔离层上设置通孔，所述外围电路与所述存储阵列通过所述通孔连接。
[0041]在本申请提供的一种实施方式中，步骤S22中所述的在所述开孔的内壁上设置环状的沟道，包括：
[0042]在所述开孔的内壁上设置沟道，再通过各向异性刻蚀去掉覆盖在所述栅极导线段上的所述沟道的材料。
[0043]在本申请提供的一种实施方式中，在步骤S23中还包括：设置栅极介电层，所述栅极介电层位于沟道和所述栅极之间；
[0044]在步骤S24中还包括：设置栅极介电层，所述栅极介电层位于沟道和所述栅极之间。
[0045]本申请提供了一种的新型DRAM存储单元结构，将原本传统DRAM里面与外围电路晶体管处于同一平面的存储阵列结构构建于外围电路正上方，从而大大减小了芯片面积，并且由于工艺流程上不需要兼顾两种晶体管的工艺材料、温度等条件限制，工艺流程得到了简化，工艺窗口得到了提升。
[0046]目前主流DRAM产品在十几纳米的技术节点上，晶体管缩微每演进一代，获得的存储密度增长约在20％至30％左右，采用本申请提供的堆叠结构，可以在晶体管尺寸不进行缩微的条件下，存储密度直接提升接近一倍，达到传统两本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体集成电路，包括：层叠设置的衬底、外围电路和存储阵列，所述存储阵列包括多个存储单元，所述存储单元包括晶体管结构；所述晶体管结构包括：依次层叠设置在所述外围电路远离所述衬底一侧的栅极导线段、源极、第一隔离层、漏极，还包括沟道；所述沟道为中空桶状结构，所述沟道内部为栅极，所述栅极与所述栅极导线段连接；所述沟道依次贯穿层叠设置的所述源极、所述第一隔离层至所述漏极的表面，与所述漏极连接，所述沟道被所述源极、所述第一隔离层和所述漏极包围。2.根据权利要求1所述的半导体集成电路，其中，所述半导体集成电路还包括第三隔离层，位于所述衬底和所述存储阵列之间；所述第三隔离层包括通孔，所述外围电路与所述存储阵列通过所述通孔连接。3.根据权利要求2所述的半导体集成电路，其中，所述沟道垂直于所述衬底。4.根据权利要求2所述的半导体集成电路，其中，所述晶体管结构还包括栅极介电层，位于所述沟道与所述栅极之间。5.根据权利要求2所述的半导体集成电路，其中，所述晶体管结构还包括第二隔离层，所述第二隔离层位于所述栅极导线段和未被所述栅极导线段覆盖的第三隔离层表面；所述第一隔离层位于所述源极和未被所述源极覆盖的所述第二隔离层的表面。6.根据权利要求1至5中任一项所述的半导体集成电路，其中，相邻的所述源极的间距不小于水平方向最小特征尺寸；相邻的所述漏极的间距不小于水平方向最小特征尺寸；相邻的所述栅极导线段的间距不小于水平方向最小特征尺寸；所述沟道内的孔径不小于水平方向最小特征尺寸。7.根据权利要求1至5中任一项所述的半导体集成电路，其中，所述源极和所述栅极的材质各自独立地选自W、Mo、Al、W和Ta中的任意一种或更多种；所述沟道的材质选自IGZO、ITO和IZO中的任意一种或更多种；栅极介电层的材质选自氧化硅和氧化铝中的任意一种或更多种。8.根据权利要求1至5中任一项所述的半导体集成电路，所述存储阵列与所述衬底以垂直于所述衬底的方向层叠。9.根据权利要求1至5中任一项所述的半导体集成电路，其中，在所述漏极的远离衬底的一侧设置...

【专利技术属性】
技术研发人员：尹晓明，周俊，王桂磊，
申请(专利权)人：长鑫科技集团股份有限公司，
类型：发明
国别省市：