一种EMI性能优化的GaN器件以及相应的制备方法技术

本发明专利技术涉及GaN器件技术领域，提供了一种EMI性能优化的GaN器件以及相应的制备方法；通过在源极和导电场板之间设置电阻单元，使器件关断过程中dVds/dt的增加更均匀，且dVds/dt可以通过改变电阻单元的电阻值自由调制，有效避免EMI现象的发生。免EMI现象的发生。免EMI现象的发生。

【技术实现步骤摘要】
一种EMI性能优化的GaN器件以及相应的制备方法


[0001]本专利技术涉及GaN器件
，具体为一种EMI性能优化的GaN器件以及相应的制备方法。

技术介绍

[0002]以第三代宽禁带化合物半导体材料氮化镓GaN制作的功率器件，凭借其高击穿电场、高频和高输出功率等优势，被业界广泛应用。然而在实际情况中，由于GaN横向功率器件的主结边界的电场集中效应，GaN横向功率器件的反向击穿电压难以达到理论值；而场板作为最常用的结终端技术，通过扩展耗尽区降低主结边界集中的电场，从而提升器件的耐压；然而，引入场板后，容易引起EMI(电磁干扰)的问题。

技术实现思路

[0003]本专利技术的目的在于克服现有GaN器件容易引发EMI的问题，提供了一种EMI性能优化的GaN器件以及相应的制备方法。
[0004]为了实现上述目的，本专利技术提供一种EMI性能优化的GaN器件，包括：
[0005]衬底；
[0006]位于衬底表面的缓冲层；
[0007]位于缓冲层表面的GaN沟道层；
[0008]位于GaN沟道层表面的势垒层，所述GaN沟道层和势垒层之间具有二维电子气层；
[0009]位于势垒层表面的P
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GaN层、源极、漏极；
[0010]位于P
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GaN层表面的栅极；
[0011]位于势垒层、P
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GaN层、栅极、源极、漏极表面的介质层；
[0012]位于介质层表面的导电场板；其中，所述导电场板为m个，m≥1；
[0013]连接在所述源极和m个导电场板之间的电阻单元；其中，所述电阻单元为t个，t≥1，所述电阻单元包括连接形成的n个电阻，n≥1。
[0014]作为一种可实施方式，当n>1时，n个电阻相互串联；
[0015]或者，n个电阻相互并联；
[0016]或者，n个电阻包括并联的至少两个电阻和与之串联的至少一个电阻。
[0017]作为一种可实施方式，当m>t时，m个导电场板中的至少两个导电场板通过一个电阻单元和所述源极电性连接；
[0018]或者，m个导电场板中的至少两个导电场板通过一个电阻单元和所述源极电性连接，其余导电场板中的至少一个导电场板通过不同的电阻单元和所述源极电性连接。
[0019]作为一种可实施方式，当m＝t时，m个所述导电场板分别通过不同的电阻单元和所述源极电性连接。
[0020]作为一种可实施方式，还包括：i个浮空场板或者/和j个与栅极、源极或漏极电性连接的场板；其中，i≥0，j≥0。
[0021]作为一种可实施方式，所述电阻单元和所述源极通过互联金属相连接，所述电阻单元和所述导电场板通过互联金属相连接。
[0022]作为一种可实施方式，所述电阻为二维电子气电阻、薄膜电阻或者金属电阻。
[0023]作为一种可实施方式，所述电阻为通过隔离工艺形成的二维电子气电阻，或通过单独薄膜工艺形成的薄膜电阻，或通过欧姆金属工艺、栅极金属工艺、导电场板金属工艺、互联金属工艺中、单独金属工艺其中的一种工艺制成的金属电阻。
[0024]作为一种可实施方式，所述电阻为外接电阻，通过打线连接在所述导电场板和所述源极之间。
[0025]相应的，本专利技术还提供一种所述的EMI性能优化的GaN器件的制备方法，包括：
[0026]提供衬底，在衬底表面依次外延形成缓冲层；
[0027]在缓冲层表面依次形成GaN沟道层、势垒层；其中，在形成势垒层后，所述GaN沟道层和势垒层之间还形成有二维电子气层；
[0028]在势垒层表面形成P
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GaN层、源极、漏极，在P
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GaN层表面形成栅极，在势垒层、P
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GaN层、栅极、源极、漏极表面形成介质层，在介质层表面形成导电场板，并形成用于连接在所述源极和所述导电场板之间的电阻单元并实现连接；其中，所述导电场板为m个，m≥1，所述电阻单元为t个，t≥1，所述电阻单元包括n个电阻，n≥1。
[0029]作为一种可实施方式，所述电阻为通过隔离工艺形成的二维电子气电阻，或通过单独薄膜工艺形成的薄膜电阻，或通过欧姆金属工艺、栅极金属工艺、导电场板金属工艺、互联金属工艺、单独金属工艺其中的一种工艺制成的金属电阻。
[0030]作为一种可实施方式，实现连接的步骤包括：在所述电阻单元和所述源极之间形成互联金属，并在所述电阻单元和所述导电场板之间形成互联金属，实现所述电阻单元分别和所述源极、所述导电场板电性连接。
[0031]本专利技术的有益效果：本专利技术提供了一种EMI性能优化的GaN器件以及相应的制备方法；通过在源极和导电场板之间设置电阻，使器件关断过程中dVds/dt的增加更均匀，有效避免EMI现象的发生，且dVds/dt可以通过改变电阻单元的电阻值自由调制。
附图说明
[0032]图1为本专利技术实施例为描述技术问题所提供的GaN器件截面示意图；
[0033]图2为本专利技术实施例EMI性能优化的GaN器件截面示意图；
[0034]图3为本专利技术实施例EMI性能优化的GaN器件在关断过程中的截面示意图；
[0035]图4为本专利技术实施例EMI性能优化的GaN器件中包含多个导电场板的示意图；
[0036]图5为本专利技术实施例EMI性能优化的GaN器件中包含多个电阻和多个导电场板的示意图；
[0037]图6为本专利技术实施例EMI性能优化的GaN器件中包含多个电阻和多个导电场板的另一种示意图；
[0038]图7为本专利技术实施例EMI性能优化的GaN器件的制造方法中通过二维电子气制成电阻的单元分布示意图。
具体实施方式
[0039]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。
[0040]参见图1所示的GaN横向功率器件，包括：衬底100，位于衬底表面的缓冲层210，位于缓冲层210表面的GaN沟道层220，位于GaN沟道层220表面的势垒层400，位于GaN沟道层220和势垒层400之间的二维电子气层300，位于势垒层400表面的P
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GaN层40、源极10、漏极30；位于P
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GaN层40表面的栅极50；位于势垒层400、P
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GaN层40、栅极50、源极10、漏极30表面的介质层500，位于介质层表面的导电场板20；
[0041]在GaN横向功率器件关断过程中，漏极电压Vds逐渐上升，当漏极电压Vds上升到场板夹断电压附近时，由于场板对下方二维电子气层的耗尽作用，场板与漏极侧二维电子气层之间的寄生电容CFP会快速减小，且由于场板与漏极侧二维电子气层之间的寄生电容本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种EMI性能优化的GaN器件，其特征在于，包括：衬底；位于衬底表面的缓冲层；位于缓冲层表面的GaN沟道层；位于GaN沟道层表面的势垒层，所述GaN沟道层和势垒层之间具有二维电子气层；位于势垒层表面的P
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GaN层、源极、漏极；位于P
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GaN层表面的栅极；位于势垒层、P
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GaN层、栅极、源极、漏极表面的介质层；位于介质层表面的导电场板；其中，所述导电场板为m个，m≥1；连接在所述源极和m个导电场板之间的电阻单元；其中，所述电阻单元为t个，t≥1，所述电阻单元包括连接形成的n个电阻，n≥1。2.根据权利要求1所述的EMI性能优化的GaN器件，其特征在于，当n>1时，n个电阻相互串联；或者，n个电阻相互并联；或者，n个电阻包括并联的至少两个电阻和与之串联的至少一个电阻。3.根据权利要求1所述的EMI性能优化的GaN器件，其特征在于，当m>t时，m个导电场板中的至少两个导电场板通过一个电阻单元和所述源极电性连接；或者，m个导电场板中的至少两个导电场板通过一个电阻单元和所述源极电性连接，其余导电场板中的至少一个导电场板通过不同的电阻单元和所述源极电性连接。4.根据权利要求1所述的EMI性能优化的GaN器件，其特征在于，当m＝t时，m个所述导电场板分别通过不同的电阻单元和所述源极电性连接。5.根据权利要求1所述的EMI性能优化的GaN器件，其特征在于，还包括：i个浮空场板或者/和j个与栅极、源极或漏极电性连接的场板；其中，i≥0，j≥0。6.根据权利要求1所述的EMI性能优化的GaN器件，其特征在于，所述电阻单元和所述源极通过互联金属相连接，所述电阻单元和所述导电场板通过互联金属相连接。7.根据权利要求1所述的EMI性能优化的GaN器件，其特征在于，所述电阻为二...

【专利技术属性】
技术研发人员：李茂林，施雯，董志文，杨参有，
申请(专利权)人：杭州云镓半导体科技有限公司，
类型：发明
国别省市：