用于抑制短沟道效应的高电子迁移率晶体管及制备方法技术

本发明专利技术涉及一种用于抑制短沟道效应的高电子迁移率晶体管及制备方法，包括：从下至上依次层叠设置的衬底层、缓冲层和沟道层；分别设置在沟道层两端的源极和漏极；设置在沟道层上的插入层；设置在插入层上的势垒层；设置在势垒层上的钝化层；沿着栅宽方向，设置有多个间隔排列的预设结构；沿着栅宽方向，在所有预设结构上设置有栅槽；设置于预设结构的内壁和栅槽中的势垒层上的介质层；设置于预设结构中、栅槽中和部分钝化层上的栅极。本发明专利技术的高电子迁移率晶体管能更好的避免DIBL所引起的阈值漂移，能更好地抑制短沟道效应所引起的大泄漏电流。泄漏电流。泄漏电流。

【技术实现步骤摘要】
用于抑制短沟道效应的高电子迁移率晶体管及制备方法


[0001]本专利技术涉及半导体
，具体涉及一种用于抑制短沟道效应的高电子迁移率晶体管及制备方法。

技术介绍

[0002]在半导体领域，高性能、高速和高密度的模拟和数字集成电路的发展，要求器件具有越来越高的性能，如大跨导，低漏导，高电流增益截止频率和功率增益截止频率。通过设计改进，尤其是减小栅极长度，能够实现器件优异的速度和性能。但随着栅极长度越来越短，短沟道效应的影响愈专利技术显。当栅极长度减小到与沟道深度相同的数量级时，就会产生不利的短沟道效应。主要表现为由于大的漏导导致电流难以有效关断和饱和，以及由于漏致势垒降低(DIBL)效应和热载流子效应而出现阈值电压漂移，导致器件具有大的泄漏电流。
[0003]目前解决短沟道效应问题的技术方案主要有：传统纳米沟道结构、减小势垒厚度、采用异质栅等。1、传统纳米沟道结构：通过在栅下阵列化刻蚀凹槽，使沟道成为阵列化的纳米沟道，从而达到三维包裹增强栅控的效果。常见的Fin
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HEMTs侧栅为矩形，即靠近源端和漏端的沟道宽度相同本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于抑制短沟道效应的高电子迁移率晶体管，其特征在于，所述高电子迁移率晶体管包括：从下至上依次层叠设置的衬底层、缓冲层和沟道层；源极和漏极，分别设置在所述沟道层的两端，且均为欧姆接触；插入层，设置在所述沟道层之上，并位于所述源极和所述漏极之间，并且，所述沟道层与所述插入层之间形成二维电子气沟道；势垒层，设置在所述插入层之上；钝化层，设置在所述势垒层之上；沿着栅宽方向，设置有多个间隔排列的预设结构，每个所述预设结构从所述势垒层的上表面延伸至所述沟道层内，其中，所述预设结构中靠近所述源极的边长大于其靠近所述漏极的边长，所述预设结构包括凹槽结构或平面Fin注入结构；沿着栅宽方向，在所有所述预设结构上设置有栅槽，沿着栅宽方向所述栅槽贯穿所述钝化层，且所述栅槽延伸至所述势垒层的上表面，且所述栅槽位于所述预设结构的上方；介质层，设置于所述凹槽结构的内壁和所述栅槽中的势垒层上，或者，设置于所述Fin注入结构上和所述栅槽中的势垒层上；栅极，设置于所述凹槽结构中、所述栅槽中和部分所述钝化层上，或者，设置于所述Fin注入结构上、所述栅槽中和部分所述钝化层上。2.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述预设结构的形状为三角形，且所述预设结构的顶角位于靠近所述漏极的一侧，与该顶角对应的底边位于靠近所述源极的一侧。3.根据权利要求2所述的高电子迁移率晶体管，其特征在于，形状为三角形的所述预设结构中靠近源极的边与其邻边的夹角的范围为70
°
～90
°
。4.根据权利要求1所述的高电子迁移率晶体管，其特征在于，在预设区域中，所有所述预设结构的第一预设截面积与栅槽内未被刻蚀或者未被注入的所述势垒层的第二预设截面积的面积比为1：2。5.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述衬底层的材料包括蓝宝石、SiC或Si中的一种，所述缓冲层的材料包括GaN，所述沟道层的材料包括i

【专利技术属性】
技术研发人员：朱青，陈怡霖，郭思音，张濛，宓珉瀚，祝杰杰，马晓华，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：