半导体结构、存储单元结构及半导体结构的制造方法技术

本公开实施例提供一种半导体结构、存储单元结构及半导体结构的制造方法，半导体结构包括：基底，具有相对的第一面和第二面，且基底内具有相连通的沟槽和通孔，沟槽自第一面向第二面方向延伸，通孔位于沟槽与第二面之间；位于沟槽内且相互分立的第一栅极和第二栅极，第一栅极和第二栅极分别位于通孔相对两侧；第一栅介质层，至少位于第一栅极朝向沟槽的表面，且还位于第二栅极朝向沟槽的表面；第一半导体层，自第一面延伸至沟槽内壁，且还填充满通孔，其中，位于沟槽内的第一半导体层位于第一栅介质层远离第一栅极的表面、以及第一栅介质层远离第二栅极的表面。本公开实施例至少有利于提高半导体结构的性能。高半导体结构的性能。高半导体结构的性能。

【技术实现步骤摘要】
半导体结构、存储单元结构及半导体结构的制造方法


[0001]本公开实施例涉及半导体
，特别涉及一种半导体结构、存储单元结构及半导体结构的制造方法。

技术介绍

[0002]常见的动态随机存取存储器(DRAM，Dynamic Random Access Memory)为1T1C类型，即一个晶体管源极或漏极与一个电容电连接组成一个存储单元结构。该结构利用电容来存储数据，但由于读取时会消耗电容的电量，且电容本身也会漏电，因此需要不断地刷新电容中的电荷，使得DRAM的功耗较大，且电学性能不稳定。同时由于制造电容的工艺占用面积较大，尺寸微缩也成为难题。
[0003]为克服电容带来的难题，2T0C类型的存储单元结构被应用，即一个晶体管源极或漏极与另一个晶体管的栅极电连接组成一个存储单元结构。

技术实现思路

[0004]本公开实施例提供一种半导体结构、存储单元结构及半导体结构的制造方法，至少有利于提高半导体结构的性能。
[0005]根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：基底，所述基底具有相对的第一面和第二面，且所述基底内具有相连通的沟槽和通孔，所述沟槽自所述第一面向所述第二面方向延伸，所述通孔位于所述沟槽与所述第二面之间；位于所述沟槽内且相互分立的第一栅极和第二栅极，所述第一栅极和所述第二栅极分别位于所述通孔相对两侧；第一栅介质层，所述第一栅介质层至少位于所述第一栅极朝向所述沟槽的表面，且还位于所述第二栅极朝向所述沟槽的表面；第一半导体层，所述第一半导体层自所述第一面延伸至所述沟槽内壁，且还填充满所述通孔，其中，位于所述沟槽内的所述第一半导体层位于所述第一栅介质层远离所述第一栅极的表面、以及所述第一栅介质层远离所述第二栅极的表面；其中，位于所述通孔内的所述第一半导体层作为第一源漏区，位于所述第一面上的所述第一半导体层作为第二源漏区，位于所述沟槽中的所述第一半导体层作为第一沟道区。
[0006]在一些实施例中，所述沟槽沿垂直于所述第一面方向的剖面形状包括三角形、矩形或者碗状。
[0007]在一些实施例中，所述沟槽包括沿所述第一面朝向所述第二面方向设置且相连通的第一沟槽和第二沟槽，所述第二沟槽与所述通孔连通，在沿所述第一栅极朝向所述第二栅极的方向上，所述第一沟槽的宽度大于所述第二沟槽的宽度；所述第一半导体层由所述第一沟槽内壁延伸至所述第二沟槽的内壁，所述第一栅极和所述第二栅极均由所述第一沟槽延伸至所述第二沟槽中。
[0008]在一些实施例中，所述第一栅极和所述第二栅极相对于所述通孔延伸方向对称设置。
[0009]在一些实施例中，所述第一半导体层的材料包括IGZO。
[0010]在一些实施例中，位于所述第一面上的所述第一半导体层在所述第一面上的正投影呈封闭环状。
[0011]在一些实施例中，所述半导体结构还包括：低k介质层，所述低k介质层位于所述沟槽内且还位于所述第一栅极与所述第二栅极之间所述半导体结构还包括：低k介质层，所述低k介质层位于所述沟槽内且还位于所述第一栅极与所述第二栅极之间。
[0012]根据本公开一些实施例，本公开实施例另一方面还提供一种存储单元结构，包括：读取晶体管，所述读取晶体管为前述实施例所述的半导体结构；写入晶体管，所述写入晶体管包括第一端、第二端以及控制端，所述第一端与所述第一栅极和所述第二栅极中的一者电连接，所述第二端与所述第一源漏区和所述第二源漏区中的一者电连接。
[0013]根据本公开一些实施例，本公开实施又一方面还提供一种半导体结构的制造方法，包括：提供基底，所述基底具有相对的第一面和第二面，所述基底内还具有相连通的沟槽和通孔，所述沟槽自所述第一面向所述第二面方向延伸，所述通孔位于所述沟槽与所述第二面之间；形成第一半导体层，所述第一半导体层由所述第一面延伸至所述沟槽内壁，并填充满所述通孔，位于所述通孔内的所述第一半导体层作为第一源漏区，位于所述第一面上的所述第一半导体层作为第二源漏区，位于所述沟槽中的所述第一半导体层作为第一沟道区；在所述沟槽内形成第一栅介质层以及相互分立的第一栅极和第二栅极，所述第一栅极和所述第二栅极分别位于所述通孔相对两侧，所述第一栅介质层至少位于所述第一栅极朝向所述沟槽的表面，且所述第一栅介质层还位于所述第二栅极朝向所述沟槽的表面。
[0014]在一些实施例中，形成所述第一半导体层、所述第一栅介质层、所述第一栅极以及所述第二栅极的方法包括：在同一工艺步骤中，在所述第一面、所述沟槽内壁以及所述通孔内形成所述第一半导体层；形成第一栅介质层，所述第一栅介质层覆盖所述沟槽中的所述第一半导体层；形成初始栅极，所述初始栅极位于所述初始第一栅介质层上且填充满所述沟槽；图形化所述初始栅极，形成相互分立的所述第一栅极和所述第二栅极。
[0015]本公开实施例提供的技术方案至少具有以下优点：
[0016]本公开实施例提供的半导体结构，通过在基底内设置有相连通的沟槽和通孔，将第一栅极和第二栅极设置于沟槽内，并使得第一半导体层自第一面延伸至沟槽内壁，且第一半导体层还填充满通孔，位于通孔内的第一半导体层作为第一源漏区，位于第一面上的第一半导体层作为第二源漏区，位于沟槽中的第一半导体层则构成第一沟道区，第一沟道区与第一源漏区以及第二源漏区相连，通过设置有沟槽，第一半导体层在沟槽内壁延伸，能够在保证半导体结构占据较小的布局空间的同时，提高第一半导体层中第一沟道区的长度，从而能够降低由于第一沟道区长度过小引起的短沟道效应发生的可能性，且有利于提高第一栅极与第一沟道区的正对面积以及第二栅极与第一沟道区的正对面积，以提高第一栅极和第二栅极对第一半导体层的控制能力，从而有利于提高半导体结构的电学性能。
附图说明
[0017]一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单
地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0018]图1为本公开一实施例提供的第一种半导体结构沿垂直于第一面方向的剖视图；
[0019]图2为图1所示半导体结构的俯视图；
[0020]图3为本公开一实施例提供的第二种半导体结构沿垂直于第一面方向的剖视图；
[0021]图4为本公开一实施例提供的第三种半导体结构沿垂直于第一面方向的剖视图；
[0022]图5为本公开一实施例提供的第四种半导体结构沿垂直于第一面方向的剖视图；
[0023]图6为本公开一实施例提供的第五种半导体结构沿垂直于第一面方向的剖视图；
[0024]图7为本公开另一实施例提供的一种存储单元结构对应的电路简图；
[0025]图8为本公开另一实施例提供的一种存储单元结构的结构示意图；
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【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：基底，所述基底具有相对的第一面和第二面，且所述基底内具有相连通的沟槽和通孔，所述沟槽自所述第一面向所述第二面方向延伸，所述通孔位于所述沟槽与所述第二面之间；位于所述沟槽内且相互分立的第一栅极和第二栅极，所述第一栅极和所述第二栅极分别位于所述通孔相对两侧；第一栅介质层，所述第一栅介质层至少位于所述第一栅极朝向所述沟槽的表面，且还位于所述第二栅极朝向所述沟槽的表面；第一半导体层，所述第一半导体层自所述第一面延伸至所述沟槽内壁，且还填充满所述通孔，其中，位于所述沟槽内的所述第一半导体层位于所述第一栅介质层远离所述第一栅极的表面、以及所述第一栅介质层远离所述第二栅极的表面；其中，位于所述通孔内的所述第一半导体层作为第一源漏区，位于所述第一面上的所述第一半导体层作为第二源漏区，位于所述沟槽中的所述第一半导体层作为第一沟道区。2.根据权利要求1所述的半导体结构，其特征在于，所述沟槽沿垂直于所述第一面方向的剖面形状包括三角形、矩形或者碗状。3.根据权利要求1所述的半导体结构，其特征在于，所述沟槽包括沿所述第一面朝向所述第二面方向设置且相连通的第一沟槽和第二沟槽，所述第二沟槽与所述通孔连通，在沿所述第一栅极朝向所述第二栅极的方向上，所述第一沟槽的宽度大于所述第二沟槽的宽度；所述第一半导体层由所述第一沟槽内壁延伸至所述第二沟槽的内壁，所述第一栅极和所述第二栅极均由所述第一沟槽延伸至所述第二沟槽中。4.根据权利要求1所述的半导体结构，其特征在于，所述第一栅极和所述第二栅极相对于所述通孔延伸方向对称设置。5.根据权利要求1所述的半导体结构，其特征在于，所述第一半导体层的材料包括IGZO。6.根据权利要求1所述的半导体结构，其特征在于，位于所述第一面上的所述第一半导体层在所述第一面上的正投影呈封闭环状。7.根据权利...

【专利技术属性】
技术研发人员：谈亚丽，
申请(专利权)人：长鑫科技集团股份有限公司，
类型：发明
国别省市：