薄膜晶体管数组基板制造技术

本发明专利技术涉及一种薄膜晶体管数组基板，其包括基板、多条扫描线、多条资料线以及多个画素结构。扫描线由第一导电层所组成。各数据线包括多条第一导线与多条第二导线，其中第一导线与第二导线彼此平行排列且相互串接，第二导线跨越扫描线，第一导线位于两相邻扫描线之间，第一导线与第二导线分别由第一导电层与第二导电层所组成，且第一导电层与基板之间的距离小于第二导电层与基板之间的距离。各画素结构包括薄膜晶体管以及画素电极。薄膜晶体管与对应的扫描线以及对应的各第二导线电性连接。画素电极与薄膜晶体管电性连接，画素电极的至少部分延伸至相邻的第一导线上方。本发明专利技术可以维持显示区域的开口率并有效降低串音现象。

【技术实现步骤摘要】

本专利技术是有关于一种薄膜晶体管数组基板(thin film transistor array substrate),且特别是有关于一种具有不共平面的膜层所串接的数据线的薄膜晶体管 数组基板。
技术介绍
为因应现代产品高速度、高效能、且轻薄短小的要求，各电子零件皆积极地朝体 积小型化发展。各种携带式电子装置也已渐成主流，例如笔记型计算机(notebook)、 行动电话(cell phone)、电子辞典、个人数字助理器(Personal Digital Assistant; PDA)、上网机(web pad)及平板型计算机(Tablet PC)等。对于携带式电子装置的影像 显示器而言，为了符合产品趋向小型化的需求，具有空间利用效率佳、高画质、低消 耗功率、无辐射等优越特性的平面显示器，目前已被广为使用，其中尤以液晶显示器 (liquid crystal display; LCD)被广泛使用。液晶显示器通常包括扫描线、数据线以及多个数组排列的画素结构，而各画素结 构中具有薄膜晶体管与画素电极。 一般而S，画素电极为液晶显示器中的主要显示区 域，换言之，在画素结构中，画素电极的布局面积为影响开口率的重要因素之一，为 了增加液晶显示器的可显示区域，进而达到高开口率的需求，画素电极通常会延伸至 相邻资料线的上方。然而，由于画素电极与资料线重叠的部分容易因电压耦合效应而 产生寄生电容(Parasitic Capacitance),此寄生电容正比于画素电极与资料线之间的 重叠面积，而反比于画素电极与资料线之间的距离，因而使得液晶显示器容易产生串 音现象的问题。详言之，图1A为习知一种薄膜晶体管数组基板的上视示意图，而图1B为图1A 沿AA'剖面线的剖面示意图。如图1A与图1B所示，薄膜晶体管数组基板IOO包括扫 描线110、数据线120以及多个数组排列的画素结构130，其中画素结构130包括薄膜 晶体管140以及与薄膜晶体管140电性连接的画素电极150。如图1A与图IB所示， 画素电极150延伸至资料线120上方，资料线120与画素电极150之间仅具有单一绝 缘层160，换言之，资料线120与画素电极150之间的距离仅约为单一绝缘层160的 厚度，因此资料线120与画素电极150之间所产生寄生电容大，液晶显示器容易发生 串音现象，影响显示品质。为降低上述薄膜晶体管数组基板中画素结构的串音效应，设计者可以选择性地縮减画素电极的面积，使得画素电极不与资料线重叠。然而，降低画素电极的面积将使得画素结构的开口率大幅下降，影响液晶显示器的可显示区域。因此，如何妥善设计画素结构中画素电极与资料线之间的结构，使得画素结构可以有效改善串音现象，并维持一定程度的开口率，实为目前薄膜晶体管数组基板在线路布局(Layout)上亟待克服的课题。
技术实现思路
本专利技术提供一种薄膜晶体管数组基板，其可以维持显示区域的开口率并有效降低串音现象。本专利技术提出一种薄膜晶体管数组基板，其包括基板以及配置于基板上的多条扫描线、多条资料线与多个画素结构。扫描线由第一导电层所组成。各数据线包括多条第一导线与多条第二导线，其中第一导线与第二导线彼此平行排列且相互串接，且第一导线与第二导线是彼此交替地排列，第二导线跨越扫描线，第一导线位于两相邻扫描线之间，第一导线与第二导线分别由第一导电层与第二导电层所组成，且第一导电层与基板之间的距离小于第二导电层与基板之间的距离。各画素结构包括薄膜晶体管以及画素电极。薄膜晶体管与对应的扫描线以及对应的各第二导线电性连接。画素电极与薄膜品体管电性连接，画素电极的至少部分延伸至相邻的第 -导线上方。在本专利技术的 一 实施例中，薄膜晶体管数组基板更包括第 一 绝缘层以及第二绝缘层，其中第一绝缘层覆盖第一导电层，且第二绝缘层覆盖第二导电层以及薄膜品体管。此时，在画素电极与对应的第一导线之间具有第一绝缘层以及第二绝缘层所构成的叠层。在本专利技术的一实施例中，薄膜晶体管数组基板更包括跳线层，且位于第一导线上方的第一绝缘层与第二绝缘层具有多个第一接触窗，以分别暴露出各第一导线的两端，而位于第二导线上方的第二绝缘层具有多个第二接触窗，以分别暴露出各第二导线的两端，跳线层藉由各第一接触窗以及各第二接触窗而电性连接于各第一导线与各第二导线之间，其中第一导线与第二导线在投影面积上不重叠，而跳线层的组成与画素电极的组成相同。在本专利技术的一实施例中，上述的第一导线与第二导线在投影方向上至少部分重叠，且位于各第一导线与各第二导线重叠区域内的第一绝缘层具有一开口，各第二导线藉由开口与各第一导线连接。在本专利技术的一实施例中，上述的各薄膜晶体管具有闸极、信道层、源极以及汲极，各闸极与对应的扫描线连接，各源极与对应的第二导线连接，各汲极与各画素电极连接。此时，其中闸极是由第一导电层所组成，源极、汲极以及第二导线是由第二导电层所组成，信道层的材质为非晶硅。在本专利技术的一实施例中，上述的各薄膜晶体管具有半导体层，且半导体层具有一与第二导线电性连接的源极区以及一与画素电极电性连接的汲极区。在本专利技术的一实施例中，上述的第一导线与第二导线不共平面，且第一导线的宽度实质上等于第二导线的宽度。由于本专利技术的薄膜晶体管数组基板中，将数据线划分为相互串接且不共平面的第一导线以及第二导线，藉由增加第一导线与画素电极之间的距离，有效被降低资料线与画素电极之间的寄生电容，并维持一定程度的可显示区域。为让本专利技术的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。附图说明图1A为习知一种薄膜晶体管数组基板的上视示意图。图1B为图1A沿AA'剖面线的剖面示意图。图2为本专利技术一实施例的薄膜晶体管数组基板的示意图。图3A与3B分别绘示为图2中对应于A-A'以及B-B'剖面线的剖面示意图。图3C为图2沿BB'剖面线的另一种剖面示意图。图4为本专利技术一实施例的薄膜晶体管数组基板的示意图。图5A与5B分别绘示为图4中对应于A-A'以及B-B'剖面线的剖面示意图。图6为图4中的薄膜晶体管沿CC'剖面线的局部剖面图。附图中主要组件符号说明100、200、300:薄膜晶110、220:扫描线120、230:资料线130、240:画素结构140、350:薄膜晶体管150、260:画素电极160:绝缘层210:基板232:第一导线234:第二导线250:薄膜晶体管252 闸极254 信道层256 源极258:汲极270:第一绝缘层272开口280第二绝缘层290:跳线层360:半导体层362:源极区'364:汲极区370:闸绝缘层HI:第一接触窗H2:第二接触窗H3:第三接触窗Hs:源极接触窗Hd:汲极接触窗Ml:第一导电层M2:第二导电层具体实施方式 第一实施例图2为本专利技术一实施例的薄膜晶体管数组基板的示意图，而图3A与3B分别绘示 为图2中对应于A-A'以及B-B'剖面线的剖面示意图。请参照图2、图3A与图3B, 薄膜晶体管数组基板200是由多个画素结构数组排列于基板上所组成，为方便说明， 在图中仅绘示两个画素结构作代表。请参照图2、图3A与图3B，薄膜晶体管数组基板200主要是由一基板210、多条 扫描线220、多条资料线230与多个画素结构240所构成，且多条扫描线本文档来自技高网...

【技术保护点】
一种薄膜晶体管数组基板，包括：　一基板；　多条扫描线，配置于该基板上，由一第一导电层所组成；　多条数据线，配置于该基板上，各该数据线包括多条第一导线与多条第二导线，其中该些第一导线与该些第二导线彼此平行排列且相互串接，各该第二导线跨越各该扫描线，而各该第一导线位于两相邻扫描线之间，该些第一导线与该些第二导线分别由该第一导电层以及一第二导电层所组成，且该第一导电层与该基板之间的距离小于该第二导电层与该基板之间的距离；　多个画素结构，配置于该基板上，各该画素结构包括：　一薄膜晶体管，与对应的该些扫描线以及对应的各该第二导线电性连接；以及　一画素电极，与该薄膜晶体管电性连接，该画素电极的至少部分延伸至相邻的该些第一导线上方。

【技术特征摘要】

【专利技术属性】
技术研发人员：郭哲成，蔡政宏，廖亿丰，
申请(专利权)人：华映光电股份有限公司，中华映管股份有限公司，
类型：发明
国别省市：35[中国|福建]