数据传输/测试电路、方法及存储器技术

本公开实施例涉及一种数据传输/测试电路、方法及存储器，数据传输电路包括字线数据读出模块及数据选择器，字线数据读出模块用于在各所述存储体中字线被激活的情况下，响应读命令，读出多条被激活字线上的数据后，按照预设压缩方式将读出数据压缩成第一预设位数的并行数据后输出；数据选择器与所述字线数据读出模块连接，用于根据接收的预设时钟信号、读命令、压缩模式使能信号及压缩模式控制信号将并行数据转化为第二预设位数的串行数据后输出，所述第二预设位数小于所述第一预设位数。本公开实施例能够提高数据读出的效率，减小数据传输电路的体积，减少对存储器的数据传输端口的占用，降低数据传输能耗，提高半导体存储产品的性能。产品的性能。产品的性能。

【技术实现步骤摘要】
数据传输/测试电路、方法及存储器


[0001]本公开涉及半导体存储
，特别是涉及一种数据传输/测试电路、方法及存储器。

技术介绍

[0002]随着半导体存储技术的快速发展，市场对半导体存储产品的性能及可靠性提出了更高的要求，意味着半导体存储产品需要在保证能耗较低的情况下，尽量缩小体积并提高性能。
[0003]然而，传统的半导体存储产品在出厂后，用户一般很难高效地从半导体存储产品中读出存储数据并验证半导体存储产品的性能。如果在半导体存储产品中增加读出数据的功能模块，势必将增加半导体存储产品的体积并增加产品能耗，导致产品的市场竞争力下降。

技术实现思路

[0004]基于此，有必要针对上述
技术介绍
中的技术问题，提供一种数据传输/测试电路、方法及存储器。
[0005]本公开实施例的一方面提供了一种数据传输电路，包括字线数据读出模块及数据选择器，字线数据读出模块与存储器中多个存储体均连接，用于在各所述存储体中字线被激活的情况下，响应读命令，读出多条被激活字线上的数据后，按照预设压缩方式将读出数据压缩成第一预设位数的并行数据后输出；数据选择器与所述字线数据读出模块连接，用于接收预设时钟信号、所述读命令、压缩模式使能信号、压缩模式控制信号及所述并行数据，并根据所述预设时钟信号、所述读命令、所述压缩模式使能信号及所述压缩模式控制信号将所述并行数据转化为第二预设位数的串行数据后输出，所述第二预设位数小于所述第一预设位数。由于利用字线数据读出模块从存储器中并行读出第一预设位数的并行数据，有效地提高了数据读出的效率，再利用低功耗的数据选择器将第一预设位数的并行数据转化为第二预设位数的串行数据后输出，减小数据传输电路的体积，减少对存储器的数据传输端口的占用，降低数据传输能耗。可以通过对比读出数据与预设写入数据的内容，根据比较结果来判定存储器中异常的存储位元，提高对半导体存储器进行性能测试的效率，在确保半导体存储产品的体积较小且能耗较低的情况下，增加半导体存储产品的功能，从而进一步提高半导体存储产品的性能。
[0006]在一些实施例中，本公开实施例的另一方面提供了一种测试电路，包括任一本公开实施例中所述的数据传输电路及判断单元，数据传输电路用于将从预先写入预设数据的存储器中读出的数据压缩为第二预设位数的串行数据后输出；判断单元与所述数据传输电路连接，用于比较所述第二预设位数的串行数据及所述预设数据，及根据比较结果判断所述存储器是否存在缺陷，提高对半导体存储器进行性能测试的效率，在确保半导体存储产品的体积较小且能耗较低的情况下，增加半导体存储产品的功能，提高半导体存储产品的
性能。
[0007]本公开实施例的再一方面提供了一种存储器，包括任一本公开实施例中所述的数据传输电路，在确保半导体存储产品的体积较小且能耗较低的情况下，增加半导体存储产品的功能，提高半导体存储产品的性能。
[0008]本公开实施例的又一方面提供了一种数据传输方法，包括：在存储器中多个存储体中字线被激活的情况下，控制字线数据读出模块响应读命令，读出多条被激活字线上的数据后，按照预设压缩方式将读出数据压缩成第一预设位数的并行数据后输出；控制数据选择器根据预设时钟信号、所述读命令、压缩模式使能信号及压缩模式控制信号将所述并行数据转化为第二预设位数的串行数据后输出，所述第二预设位数小于所述第一预设位数。本实施例减小数据传输电路的体积，减少对存储器的数据传输端口的占用，降低数据传输能耗。可以通过对比读出数据与预设写入数据的内容，根据比较结果来判定存储器中异常的存储位元，提高对半导体存储器进行性能测试的效率，在确保半导体存储产品的体积较小且能耗较低的情况下，增加半导体存储产品的功能，从而进一步提高半导体存储产品的性能。
[0009]本公开实施例的又一方面提供了一种测试方法，包括：向存储器中预先写入预设数据；在所述存储器中多个存储体中字线被激活的情况下，控制字线数据读出模块响应读命令，读出多条被激活字线上的数据后，按照预设压缩方式将读出数据压缩成第一预设位数的并行数据后输出；控制数据选择器根据预设时钟信号、所述读命令、压缩模式使能信号及压缩模式控制信号将所述并行数据转化为第二预设位数的串行数据后输出，所述第二预设位数小于所述第一预设位数；比较所述第二预设位数的串行数据及所述预设数据，根据比较结果判断所述存储器是否存在缺陷。本实施例提高对半导体存储器进行性能测试的效率，在确保半导体存储产品的体积较小且能耗较低的情况下，增加半导体存储产品的功能，从而进一步提高半导体存储产品的性能。
附图说明
[0010]为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0011]图1
‑
图3为本公开不同实施例中提供的数据传输电路的电路原理示意图；
[0012]图4a为本公开一实施例中提供的数据传输电路中时钟控制单元的电路示意图；
[0013]图4b为图4a所示时钟控制单元的工作时序示意图；
[0014]图5a为本公开一实施例中提供的数据传输电路中译码单元的电路示意图；
[0015]图5b为图5a所示译码单元的工作时序示意图；
[0016]图6为本公开一实施例中提供的数据传输电路的电路示意图；
[0017]图7a为图6中部分多路开关电路的电路示意图；
[0018]图7b为图6中部分选择开关的电路示意图；
[0019]图7c为图6中数据选择电路的部分工作时序示意图；
[0020]图8为本公开一实施例中提供的数据传输方法的流程示意图；
[0021]图9为本公开一实施例中提供的测试方法的流程示意图。
[0022]附图标记说明：
[0023]100、数据传输电路；10、字线数据读出模块；20、数据选择器；21、时钟控制模块；22、数据选择电路；211、时钟控制单元；212、译码单元；221、一级数据选择子电路；222、二级数据选择子电路；2111、信号接收电路；2112、第一延迟单元；2113、第二延迟单元；2114、第三延迟单元；2115、反馈单元；2121、2
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4译码器；2122、第四延迟单元；2211、第一多路开关电路；2212、第二多路开关电路；22111、第一缓存单元；22121、第二缓存单元。
具体实施方式
[0024]为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。
[0025]除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的
的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数据传输电路，其特征在于，包括：字线数据读出模块，与存储器中多个存储体均连接，用于在各所述存储体中字线被激活的情况下，响应读命令，读出多条被激活字线上的数据后，按照预设压缩方式将读出数据压缩成第一预设位数的并行数据后输出；数据选择器，与所述字线数据读出模块连接，用于接收预设时钟信号、所述读命令、压缩模式使能信号、压缩模式控制信号及所述并行数据，并根据所述预设时钟信号、所述读命令、所述压缩模式使能信号及所述压缩模式控制信号将所述并行数据转化为第二预设位数的串行数据后输出，所述第二预设位数小于所述第一预设位数。2.根据权利要求1所述的数据传输电路，其特征在于，所述数据选择器包括：时钟控制模块，用于根据所述预设时钟信号、所述读命令、所述压缩模式使能信号及所述压缩模式控制信号生成一级时钟控制信号及二级时钟控制信号；数据选择电路，与所述时钟控制模块及所述字线数据读出模块均连接，用于根据所述一级时钟控制信号及所述二级时钟控制信号将所述并行数据转化为第二预设位数的串行数据后输出。3.根据权利要求2所述的数据传输电路，其特征在于，所述时钟控制模块包括：时钟控制单元，用于根据所述预设时钟信号、所述读命令、所述压缩模式使能信号及所述压缩模式控制信号生成初始时钟控制信号；译码单元，与所述时钟控制单元连接，用于根据所述初始时钟控制信号生成所述一级时钟控制信号及所述二级时钟控制信号。4.根据权利要求3所述的数据传输电路，其特征在于，所述初始时钟控制信号包括第一子初始时钟控制信号、第二子初始时钟控制信号及第三子初始时钟控制信号；所述时钟控制单元包括：信号接收电路，用于接收所述预设时钟信号、所述读命令、所述压缩模式使能信号及目标反馈信号生成第一数据控制信号及第一子时钟控制信号；第一延迟单元，与所述信号接收电路连接，用于根据所述压缩模式控制信号、所述数据控制信号及所述第一子时钟控制信号生成第一初始反馈信号及所述第一子初始时钟控制信号；第二延迟单元，与所述信号接收电路及所述第一延迟单元均连接，用于根据所述压缩模式控制信号、所述第一子时钟控制信号及所述第一初始反馈信号生成所述第二子初始时钟控制信号及第二子时钟控制信号；第三延迟单元，与所述信号接收电路及所述第二延迟单元均连接，用于根据所述压缩模式控制信号及所述第二子时钟控制信号生成所述第三子初始时钟控制信号；反馈单元，与所述信号接收电路、所述第一延迟单元、所述第二延迟单元及所述第三延迟单元均连接，用于根据所述第一初始反馈信号、所述第二子初始时钟控制信号及所述第三子初始时钟控制信号生成所述目标反馈信号。5.根据权利要求4所述的数据传输电路，其特征在于，所述反馈单元包括：第一与门，被配置为：第一输入端连接所述第二子初始时钟控制信号，第二输入端连接所述第三子初始时钟控制信号，输出端输出第二初始反馈信号；第一或非门，被配置为：第一输入端连接所述第一初始反馈信号，第二输入端连接所述
第二初始反馈信号，输出端输出所述目标反馈信号。6.根据权利要求4所述的数据传输电路，其特征在于，所述信号接收电路包括：第二与门，被配置为：第一输入端连接所述读命令，第二输入端连接所述压缩模式使能信号；第三与门，被配置为：第一输入端连接所述压缩模式使能信号，第二输入端连接所述预设时钟信号，输出端输出所述第一子时钟控制信号；第二或非门，被配置为：第一输入端连接所述第二与门的输出端，第二输入端连接所述目标反馈信号，输出端输出所述第一数据控制信号。7.根据权利要求4
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6任一项所述的数据传输电路，其特征在于，所述第一延迟单元包括：第一触发器，被配置为：数据输入端连接所述第一数据控制信号，时钟输入端连接所述第一子时钟控制信号，复位端连接所述压缩模式控制信号；第二触发器，被配置为：数据输入端连接所述第一触发器的信号输出端，时钟输入端连接所述第一子时钟控制信号，信号输出端输出所述第一初始反馈信号，复位端连接所述压缩模式控制信号；第一反相器，被配置为：输入端连接所述第一初始反馈信号，输出端输出所述第一子初始时钟控制信号；其中，所述压缩模式控制信号为第一状态期间，所述第一触发器、所述第二触发器均被置1，所述压缩模式控制信号为第二状态期间，所述第一触发器、所述第二触发器均保持原始状态。8.根据权利要求7所述的数据传输电路，其特征在于，所述第二延迟单元包括：第三触发器，被配置为：数据输入端连接所述第二触发器的信号输出端，时钟输入端连接所述第一子时钟控制信号，复位端连接所述压缩模式控制信号；第二反相器，被配置为：输入端连接所述第三触发器的信号输出端；第四触发器，被配置为：数据输入端连接其第二信号输出端，时钟输入端连接所述第二反相器的输出端，复位端连接所述压缩模式控制信号，第一信号输出端输出所述第二...

【专利技术属性】
技术研发人员：陆天辰，邹晓赛，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：