三维存储器件制造技术

本实用新型专利技术公开了一种三维存储器件，包括一衬底、设置在衬底上的一堆叠结构，以及贯穿堆叠结构的一存储串结构。堆叠结构包括交替设置的多个导电层和多个电介质层。存储串结构包括一导电柱，以及介于导电柱与堆叠结构之间幷且围绕着导电柱的一存储层，其中存储层包括多个第一凸出部，分别填充在导电层和电介质层之交界处的多个第一凹陷中，可改善存储单元之间的电性隔离，减少写入或读取时相邻存储单元之间的信号干扰问题。间的信号干扰问题。间的信号干扰问题。

【技术实现步骤摘要】
三维存储器件


[0001]本技术是关于半导体器件，特别是关于一种三维存储器件。

技术介绍

[0002]现代电子产品中，存储器扮演着不可或缺的重要的角色。存储器除了用来存储使用者的数据，也负责存放中央处理器所执行的程式码以及运算过程中须暂时保存的信息。存储器通常包括存储单元阵列(memory array)以及用于读取(read)、感测(sense)、写入(write)或编程(program)存储单元信息的外围电路(peripheral circuits)。二进制(binary)系统的存储单元具有两种逻辑状态，分别代表逻辑1和逻辑0。其他存储器系统的存储单元可包括更多种逻辑状态。
[0003]目前发展出的存储器种类可分为易失性存储器(volatile memory)与非易失性存储器(non
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volatile memory)。常见的易失性存储器包括动态随机存储器(dynamic random access memory,DRAM)和静态随机存储器(static random access memory,SRAM)，其数据会在断电后消失，而必须在下次供电时重新输入。非易失性存储器包括唯读式存储器(read only memory,ROM)和闪存(flash memory)，其存储的数据即使切断电源仍然存在，因此在重新供电后可以直接读取早先存储的有效数据。为了在面积效率、读写速度、可靠度、功耗及制造成本等方面达到各种先进电子产品的规格需求，本领域仍持续针对存储器的结构及制造方法进行改良。
技术内容
[0004]本技术目的在于提供一种三维存储器件，其存储单元是以串接成存储串结构的方式垂直设置在衬底上，可提高存储器件的面积效率。另外，借由使存储层填入通孔侧壁的凹陷而在存储单元的上侧和下侧形成凸出部，可改善存储单元之间的电性隔离，减少写入或读取时相邻存储单元之间的信号干扰问题。
[0005]本技术一实施例提供了一种三维存储器件，包括一衬底、设置在所述衬底上的一堆叠结构，以及贯穿所述堆叠结构的一存储串结构。所述堆叠结构包括交替设置的多个导电层和多个电介质层。所述存储串结构包括一导电柱，以及介于所述导电柱与所述堆叠结构之间幷且围绕所述导电柱的一存储层，其中所述存储层包括多个第一凸出部，分别填充在所述导电层和所述电介质层之交界处的多个第一凹陷中。
附图说明
[0006]所附图示提供对于此实施例更深入的了解，幷纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
[0007]图1至图7为根据本技术一实施例之三维存储器件的制造方法步骤示意图，其
中图3为图2所示结构的局部放大图，图7为图6所示结构的局部放大图。
[0008]图8为图6所示三维存储器件的局部透视图。
[0009]其中，附图标记说明如下：
[0010]12堆叠结构
[0011]100衬底
[0012]103接触垫
[0013]110衬垫层
[0014]112金属氧化物层
[0015]114氧化硅层
[0016]120导电
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电介质层对
[0017]122介面层
[0018]124导电层
[0019]126电介质层
[0020]132第一凹陷
[0021]134第二凹陷
[0022]140存储层
[0023]142第一凸出部
[0024]144第二凸出部
[0025]150导电柱
[0026]152阻障层
[0027]154导电材料
[0028]103a表面
[0029]124a顶角
[0030]124b底角
[0031]D1深度
[0032]D2深度
[0033]E1蚀刻工艺
[0034]E2蚀刻工艺
[0035]MC存储单元
[0036]MCL存储串结构
[0037]OP通孔
[0038]SW侧壁
[0039]T1厚度
[0040]T2厚度
[0041]T3厚度
[0042]T4厚度
[0043]T5厚度
[0044]TL切线
[0045]W1宽度
[0046]W2宽度
[0047]W3宽度
[0048]W4宽度
[0049]W5宽度
具体实施方式
[0050]为使熟悉本技术所属
的一般技术者能更进一步了解本技术，下文特列举本技术的数个优选实施例，幷配合所附的附图，详细说明本技术的构成内容及所欲达成的功效。熟习本技术所属领域的技术人员能在不脱离本技术的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
[0051]图1至图7为根据本技术一实施例之三维存储器件的制造方法步骤示意图。首先，如图1所示，提供一衬底100，接着于衬底100上形成一衬垫层110，然后在衬垫层110上形成包括交替堆叠的导电层124和电介质层126的堆叠结构12。
[0052]衬底100可包括一半导体衬底和已经通过半导体工艺制作在所述半导体衬底上的电路元件和互连结构。半导体衬底可以是硅(Si)衬底、磊晶硅(epi
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Si)衬底、硅锗(SiGe)衬底、碳化硅(SiC)衬底或硅覆绝缘(silicon
‑
on
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insulator,SOI)衬底，但不限于此。电路元件可包括主动元件或被动元件，例如晶体管、二极管、电阻器、电容器，但不限于此。互连结构可包括层间介质层以及设置在层间介质层中的导电结构，例如金属互连、接触插塞和导电垫。在一些实施例中，如图1所示，衬底100的表面可设置有多个彼此分离的接触垫103，用于实现衬底100的电路元件与后续制作在衬底100上的元件(例如图6所示存储串结构MCL)之间的电连接。接触垫103可包括导电材料，例如钨(W)、铜(Cu)、铝(Al)、钛(Ti)、钽(Ta)等金属，或前述金属材料之化合物、合金，及/或复合层，但不限于此。根据本技术一实施例，接触垫103主要包括钨(W)。
[0053]衬垫层110可以是由单层或多层电介质材料层所构成，适用的电介质材料可包括氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、高电介常数(high
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k)电介质材料例如氧化铪(HfO2)、氧化铪硅(HfSiO4)、铪氧氮化硅(HfSiON)、氧化铝(AlO)氧化锌(ZrO2)、氧化钛(TiO2)等金属氧化物电介质，或者上述材料之组合，但不限于此。根据本技术一实施例，如图1所示，衬垫层110包括复层结构，是由一金属氧本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维存储器件，其特征在于，包括：一衬底；一堆叠结构，设置在所述衬底上，包括交替设置的多个导电层和多个电介质层；以及一存储串结构，贯穿所述堆叠结构，并且包括：一导电柱；以及一存储层，介于所述导电柱与所述堆叠结构之间幷且围绕所述导电柱，其中所述存储层包括多个第一凸出部，分别填充在所述导电层和所述电介质层之交界处的多个第一凹陷中。2.根据权利要求1所述的三维存储器件，其特征在于，所述堆叠结构还包括多个介面层，分别位于所述导电层的底面与所述电介质层之间。3.根据权利要求2所述的三维存储器件，其特征在于，所述存储层还包括多个第二凸出部，分别填充在所述导电层、所述电介质层，和所述介面层之间的多个第二凹陷中...

【专利技术属性】
技术研发人员：何世伟，戴灿发，刁德天宇，孔果果，朱贤士，余永健，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：新型
国别省市：