半导体装置制造方法及图纸

根据实施例，一种半导体装置包含：衬底，其包含元件区及包围所述元件区的第一区；表面保护层，其提供于所述元件区及所述第一区的部分中；第一半导体层，其至少一部分布置于所述第一区中未提供有所述表面保护层的第二区中；及第一导体，其提供于所述第一区中、包围所述元件区、在第一方向上布置于所述衬底与所述第一半导体层之间，且包含与所述第一半导体层接触的一个端。所述第一导体电耦合到所述衬底。所述第一导体电耦合到所述衬底。所述第一导体电耦合到所述衬底。

【技术实现步骤摘要】
半导体装置
[0001]相关申请案的交叉参考
[0002]本申请案是基于且主张来自2022年2月9日申请的第2022
‑
018678号日本专利申请案的优先权权益，所述日本专利申请案的全部内容以引用方式并入本文中。


[0003]本文中描述的实施例大体上涉及半导体装置。

技术介绍

[0004]NAND快闪存储器被称为半导体装置。

技术实现思路

[0005]一般来说，根据一个实施例，一种半导体装置包含：衬底，其包含元件区及包围所述元件区的第一区；表面保护层，其提供于所述元件区及所述第一区的部分中；第一半导体层，其至少一部分布置于第二区中，所述第二区包含于所述第一区中且未提供有所述表面保护层；及第一导体，其提供于所述第一区中、包围所述元件区、在第一方向上布置于所述衬底与所述第一半导体层之间，且包含与所述第一半导体层接触的一个端。所述第一导体电耦合到所述衬底。
[0006]根据实施例的配置可改进半导体装置的良率。
附图说明
[0007]图1是展示根据第一实施例的半导体装置的总体配置的框图。
[0008]图2是包含于根据第一实施例的半导体装置中的存储器单元阵列的电路图。
[0009]图3是根据第一实施例的半导体装置的平面图。
[0010]图4是根据第一实施例的半导体装置的横截面图。
[0011]图5是包含于根据第一实施例的半导体装置中的存储器单元阵列的横截面图。
[0012]图6是包含于根据第一实施例的半导体装置中的壁单位WU1及WU2的横截面图。
[0013]图7是沿着图6的线A1
‑
A2的导体120的平面图。
[0014]图8是沿着图6的线B1
‑
B2的互连层108的平面图。
[0015]图9是展示根据第一实施例的半导体装置的制造过程的横截面图。
[0016]图10是展示根据第一实施例的半导体装置的制造过程的横截面图。
[0017]图11是展示根据第一实施例的半导体装置的制造过程的横截面图。
[0018]图12是展示根据第一实施例的半导体装置的制造过程的横截面图。
[0019]图13是展示根据第一实施例的半导体装置的制造过程的横截面图。
[0020]图14是展示根据第一实施例的半导体装置的制造过程的横截面图。
[0021]图15是展示根据第一实施例的半导体装置的制造过程的横截面图。
[0022]图16是展示根据第一实施例的半导体装置的制造过程的横截面图。
[0023]图17是根据第二实施例的第一实例的半导体装置的横截面图。
[0024]图18是根据第二实施例的第一实例的半导体装置中的互连层108的平面图。
[0025]图19是根据第二实施例的第二实例的半导体装置的横截面图。
具体实施方式
[0026]在下文将参考附图描述实施例。下文提供的描述针对具有几乎相同功能及配置的组件使用相同参考符号。当重复描述不必要时可省略重复描述。下文将描述的实施例将给出实现实施例的技术理念的装置及方法的实例。实施例的技术理念不会将结构组件的材料、形状、结构、布置等限于将在下文描述的材料、形状、结构、布置等。可对实施例的技术理念作出各种修改而不会背离本专利技术的精神。实施例及修改包含于所主张专利技术及其等效物的范围内。
[0027]1.第一实施例
[0028]将描述根据第一实施例的半导体装置。作为半导体装置的实例，下文将描述三维堆叠的NAND快闪存储器，其中存储器单元晶体管三维地堆叠于半导体衬底上。
[0029]1.1配置
[0030]1.1.1半导体装置的总体配置
[0031]首先，将参考图1描述半导体装置1的总体配置的实例。图1是展示半导体装置1的总体配置的框图。在图1中，结构元件之间的一些耦合由箭头指示；然而，结构元件之间的耦合不限于此。
[0032]半导体装置1是例如是三维堆叠的NAND快闪存储器。三维堆叠的NAND快闪存储器包含三维地布置于半导体衬底上的多个非易失性存储器单元晶体管。
[0033]如图1中展示，半导体装置1包含阵列芯片10及电路芯片20。阵列芯片10是其中提供非易失性存储器单元晶体管的阵列的芯片。电路芯片20是其中提供控制阵列芯片10的电路的芯片。本实施例的半导体装置1通过接合阵列芯片10与电路芯片20来形成。在下文中，除非另有指定，否则阵列芯片10及电路芯片20将各自简称为“芯片”。可提供多个阵列芯片10。
[0034]阵列芯片10包含一或多个存储器单元阵列11。存储器单元阵列11是其中三维地布置非易失性存储器单元晶体管的区。在图1的实例中，阵列芯片10包含一个存储器单元阵列11。
[0035]电路芯片20包含序列发生器21、电压产生器22、行解码器23及感测放大器24。
[0036]序列发生器21是半导体装置1的控制电路。举例来说，序列发生器21耦合到电压产生器22、行解码器23及感测放大器24。接着，序列发生器21控制电压产生器22、行解码器23及感测放大器24。另外，序列发生器21基于外部控制器的控制来控制整个半导体装置1的操作。更明确来说，序列发生器21执行写入操作、读取操作、擦除操作等。
[0037]电压产生器22是产生将用于写入操作、读取操作、擦除操作等的电压的电路。举例来说，电压产生器22耦合到行解码器23及感测放大器24。电压产生器22将所产生的电压供应到行解码器23、感测放大器24等。
[0038]行解码器23是解码行地址的电路。行地址是用于指示存储器单元阵列11中在行方向上的互连件的地址信号。行解码器23基于解码行地址的结果向存储器单元阵列11供应从
电压产生器22施加的电压。
[0039]感测放大器24是写入及读取数据的电路。在读取操作中，感测放大器24感测从存储器单元阵列11读取的数据。在写入操作中，感测放大器24向存储器单元阵列11供应对应于写入数据的电压。
[0040]接着，将描述存储器单元阵列11的内部配置。存储器单元阵列11包含多个块BLK。块BLK是例如一组多个存储器单元晶体管，其数据被成批擦除。块BLK中的多个存储器单元晶体管分别与行及列相关联。在图1的实例中，存储器单元阵列11包含块BLK0、BLK1及BLK2。
[0041]每一块BLK包含多个串单位SU。每一串单位SU是例如一组多个NAND串，其在写入操作或读取操作中成批进行选择。每一NAND串包含串联耦合的一组多个存储器单元晶体管。在图1的实例中，每一块BLK包含四个串单位SU0到SU3。存储器单元阵列11中块BLK的数目及块BLK中的每一者中的串单位SU的数目可以自由选择。
[0042]1.1.2存储器单元阵列的电路配置
[0043]接着，将参考图2描述存储器单元阵列11的电路配置的实例。图2是存储器单元阵列11的电路图。图2的实例展示单个块BLK的电路配置。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，其包括：衬底，其包含元件区及包围所述元件区的第一区；表面保护层，其提供于所述元件区及所述第一区的部分中；第一半导体层，其至少一部分布置于第二区中，所述第二区包含于所述第一区中且未提供有所述表面保护层；及第一导体，其提供于所述第一区中、包围所述元件区、在第一方向上布置于所述衬底与所述第一半导体层之间，且包含与所述第一半导体层接触的一个端，其中所述第一导体电耦合到所述衬底。2.根据权利要求1所述的半导体装置，其进一步包括：第二导体，其提供于其中所述第一导体提供于所述第一区中的层中、包围所述第一导体及所述第一半导体层且不与所述第一半导体层接触，其中所述第二导体电耦合到所述衬底。3.根据权利要求1所述的半导体装置，其进一步包括：第二半导体层，其提供于其中所述第一半导体层提供于所述元件区中的层中；第一互连层，其在所述第一方向上提供于所述衬底与所述第二半导体层之间；及存储器支柱，其在所述第一方向上延伸、穿过所述第一互连层且包含与所述第二半导体层接触的第三半导体层。4.根据权利要求2所述的半导体装置，其进一步包括：第二互连层，其在所述第一方向上提供于所述衬底与所述第一及第二导体之间且所述第一导体及所述第二导体电耦合到所述第二互连层，其中所述第一导体及所述第二导体经由所述第二互连层电耦合到所述衬底。5.根据权利要求4所述的半导体装置，其中所述第二互连层包围所述元件区且形成为网格状图案。6.根据权利要求1所述的半导体装置，其中所述第一半导体层包围所述元件区。7.根据权利要求1所述的半导体装置，其中所述第一半导体层包含突出部分，其朝向与所述第一导体在其上沿所述第一方向布置的侧相对的侧突出。8.根据权利要求7所述的半导体装置，其中所述突出部分包围所述元件区。9.根据权利要求2所述的半导体装置，其中所述第一导体及所述第二导体提供于所述第二区中。10.根据权利要求1所述的半导体装置，其进一步包括：第三导体，其提供于其中所述第一导体提供于包含于所述第一区中且提供有所述表面保护层的第三区中的层中、在与所述第一方向相交的第二方向上布置于所述元件区与所述第一导体之间、包围所述元件区且电耦合到提供于所述衬底中的第一导电类型区。11.根据权利要求10所述的半导体装置，其进一步包括：第四导体，其提供于其中所述第一导体及所述第三导体提供于所述第三区中的层中、
在所述第二方向上布置于所述元件区与所述第三导体之间、包围所述元件区，且电耦合到提供于所述衬底中的第二导电类型区。12.根据权利要求11所述的半导体装置，其进一步包括：第五导体，其提供于所述第三区中且与所述第三导体及所述第四导体接触。13.根据权利要求12所述的半导体装...

【专利技术属性】
技术研发人员：滨中启伸，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：