三维半导体存储器件、包括其的电子系统及其制造方法技术方案

公开了3D半导体存储器件、包括该3D半导体存储器件的电子系统以及制造该3D半导体存储器件的方法。3D半导体存储器件包括：下选择线，在衬底上沿第一方向延伸，并且在与衬底的顶面平行且与第一方向相交的第二方向上彼此间隔开；中间堆叠结构，包括交替堆叠在下选择线上的电极层和电极层间介电层；上选择线，在中间堆叠结构上沿第一方向延伸并且在第二方向上彼此间隔开；第一抛光停止层，设置在中间堆叠结构与下选择线之间。第一抛光停止层包括与电极层间介电层的材料不同的材料。极层间介电层的材料不同的材料。极层间介电层的材料不同的材料。

【技术实现步骤摘要】
三维半导体存储器件、包括其的电子系统及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2022年1月28日在韩国知识产权局递交的韩国专利申请No.10
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2022
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0012993的优先权，其全部公开内容通过引用并入本文。


[0003]本专利技术构思涉及半导体器件、包括该半导体器件的电子系统以及制造该半导体器件的方法，并且更具体地，涉及可靠性增强且集成度提高的三维半导体存储器件、包括该三维半导体存储器件的电子系统以及制造该三维半导体存储器件的方法。

技术介绍

[0004]由于半导体器件的集成度是确定电子产品的价格时的重要因素，因此可能需要高集成度的半导体器件来满足消费者对高性能和低成本电子产品的不断增长的需求。典型的二维(2D)或平面半导体器件的集成主要由单位存储单元占据的面积来确定，使得其受到用于形成精细图案的技术水平的很大影响。然而，提高图案精细度所需的极其昂贵的处理设备可能对提高二维(2D)或平面半导体器件的集成度设置了实际限制。因此，已经提出了包括三维布置的存储单元的三维(3D)半导体存储器件来克服上述限制。

技术实现思路

[0005]本专利技术构思的实施例提供了一种可靠性增强且集成度提高的三维半导体存储器件和电子系统。
[0006]本专利技术构思的实施例还提供了一种以提高的生产率制造三维半导体存储器件的方法。
[0007]根据本专利技术构思的实施例，一种三维半导体存储器件可以包括：多条下选择线，设置在衬底上并且在第一方向上延伸，下选择线在与衬底的顶面平行且与第一方向相交的第二方向上彼此间隔开；中间堆叠结构，包括交替堆叠在下选择线上的多个电极层和多个电极层间介电层；多条上选择线，设置在中间堆叠结构上并且在第一方向上延伸，上选择线在第二方向上彼此间隔开；以及第一抛光停止层，设置在中间堆叠结构与下选择线之间。第一抛光停止层可以包括与电极层间介电层的材料不同的材料。
[0008]根据本专利技术构思的实施例，三维半导体存储器件可以包括外围电路结构和在外围电路结构上的单元阵列结构。单元阵列结构可以包括：衬底，包括在第一方向上并排的单元阵列区和连接区；源极结构，设置在衬底上；多条下选择线，设置在源极结构上并且在第一方向上延伸，下选择线在与衬底的顶面平行且与第一方向相交的第二方向上彼此间隔开；中间堆叠结构，包括交替堆叠在下选择线上的多个电极层和多个电极层间介电层；多条上选择线，设置在中间堆叠结构上并且在第一方向上延伸，上选择线在第二方向上彼此间隔开；第一抛光停止层，设置在中间堆叠结构与下选择线之间；平坦化介电层，设置在连接区上并且覆盖下选择线的端部、第一抛光停止层的端部、中间堆叠结构的端部和上选择线的
端部；多个单元竖直半导体图案，设置在单元阵列区域上并且与衬底相邻，单元竖直半导体图案贯穿上选择线、中间堆叠结构、第一抛光停止层、下选择线和源极结构；以及多个位线焊盘，设置在对应的单元竖直半导体图案上。第一抛光停止层和电极层间介电层中的每一个可以包括氧化硅。第一抛光停止层的硅原子浓度可以大于电极层间介电层的硅原子浓度。
[0009]根据本专利技术构思的实施例，一种电子系统可以包括：半导体器件，包括外围电路结构和在外围电路结构上的单元阵列结构；输入/输出焊盘，电连接到外围电路结构；以及控制器，通过输入/输出焊盘电连接到半导体器件，控制器控制半导体器件。单元阵列结构可以包括：多条下选择线，设置在衬底上并且在第一方向上延伸，下选择线在与衬底的顶面平行且与第一方向相交的第二方向上彼此间隔开；中间堆叠结构，包括交替堆叠在下选择线上的多个电极层和多个电极层间介电层；多条上选择线，设置在中间堆叠结构上并且在第一方向上延伸；以及第一抛光停止层，设置在中间堆叠结构与下选择线之间并且包括与电极层间介电层的材料不同的材料。
[0010]根据本专利技术构思的实施例，一种制造三维半导体存储器件的方法可以包括：在衬底上顺序堆叠第一牺牲层和第一电极层间介电层；在第一电极层间介电层上形成抛光停止层；通过顺序蚀刻抛光停止层、第一电极层间介电层和第一牺牲层来形成下分离槽；形成填充下分离槽的第一下分离图案；在抛光停止层和第一下分离图案上顺序堆叠多个第二牺牲层和多个第二电极层间介电层；通过顺序刻蚀第二电极层间介质层、第二牺牲层、抛光停止层、第一电极层间介质层和第一牺牲层来形成多个竖直孔，竖直孔暴露衬底；在竖直孔中形成栅极介电层和多个竖直半导体图案；通过顺序蚀刻第二电极层间介电层、第二牺牲层、抛光停止层、第一电极层间介电层和第一牺牲层来形成第一凹槽，第一凹槽暴露衬底；以及通过第一凹槽以多个导电层替换第二牺牲层和第一牺牲层。抛光停止层可以由与第一电极层间介电层的材料不同的材料形成。
附图说明
[0011]根据结合附图的以下详细描述，将更清楚地理解本专利技术构思的上述和其它方面与特征，在附图中：
[0012]图1A示出了根据本专利技术构思的实施例的包括半导体器件的电子系统的简化示意图；
[0013]图1B示出了根据本专利技术构思的实施例的包括半导体器件的电子系统的简化透视图；
[0014]图1C和图1D示出了根据本专利技术构思的实施例的半导体封装的简化截面图；
[0015]图2A示出了根据本专利技术构思的实施例的三维半导体存储器件的框图；
[0016]图2B示出了根据本专利技术构思的实施例的三维半导体存储器件的单元阵列的电路图；
[0017]图3示出了根据本专利技术构思的实施例的三维半导体存储器件的平面图；
[0018]图4A示出了根据本专利技术构思的实施例的地选择栅电极的平面图；
[0019]图4B示出了根据本专利技术构思的实施例的串选择栅电极的平面图；
[0020]图4C示出了根据本专利技术构思的实施例的抛光停止图案的平面图；
[0021]图4D示出了根据本专利技术构思的实施例的单元栅电极和擦除控制栅电极的平面图；
[0022]图5A示出了沿图3的线A
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A'截取的截面图；
[0023]图5B示出了沿图3的线B
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B'截取的截面图；
[0024]图5C示出了沿图3的线C
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C'截取的截面图；
[0025]图6示出了图5B的部分P1的放大图；
[0026]图7A至图9A和图11A至图17A示出了制造其截面图如图5A所示的三维半导体存储器件的方法的截面图；
[0027]图7B至图9B和图11B至图17B示出了制造其截面图如图5B所示的三维半导体存储器件的方法的截面图；
[0028]图7C至图9C和图11C至图17C示出了制造其截面图如图5C所示的三维半导体存储器件的制造方法的截面图；
[0029]图10示出了制造其平面图如图3所示的三维半导体存储器件的方法的平面图；
[0030]图18A和图19A示出了制造其平面图如图5A所示的三维半导体存储器件的方法的截面图；
[0031]图18B和图19B示出了制造其截面图如图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维半导体存储器件，包括：多条下选择线，设置在衬底上并在第一方向上延伸，所述下选择线在与所述衬底的顶面平行且与所述第一方向相交的第二方向上彼此间隔开；中间堆叠结构，包括交替堆叠在所述下选择线上的多个电极层和多个电极层间介电层；多条上选择线，设置在所述中间堆叠结构上并在所述第一方向上延伸，所述上选择线在所述第二方向上彼此间隔开；以及第一抛光停止层，设置在所述中间堆叠结构与所述下选择线之间，其中，所述第一抛光停止层包括与所述电极层间介电层的材料不同的材料。2.根据权利要求1所述的三维半导体存储器件，其中，所述下选择线包括在所述第二方向上彼此间隔开的第一下选择线、第二下选择线和第三下选择线，所述上选择线包括在所述第二方向上彼此间隔开的第一上选择线、第二上选择线和第三上选择线，所述第一下选择线、所述第二下选择线和所述第三下选择线分别对应于所述第一上选择线、所述第二上选择线和所述第三上选择线，并且所述三维半导体存储器件还包括：第一下分离图案，设置在所述第一下选择线与所述第二下选择线之间；以及上分离图案，设置在所述第一上选择线与所述第二上选择线之间，其中，所述第一下分离图案和所述上分离图案彼此重叠并且各自在所述第一方向上延伸。3.根据权利要求2所述的三维半导体存储器件，其中，所述第一下分离图案具有第一宽度，并且所述上分离图案具有比所述第一宽度小的第二宽度。4.根据权利要求2所述的三维半导体存储器件，其中，所述第一下分离图案的顶面与所述第一抛光停止层的顶面共面。5.根据权利要求2所述的三维半导体存储器件，其中，所述第一下分离图案和所述上分离图案包括与所述电极层间介电层的材料相同的材料。6.根据权利要求2所述的三维半导体存储器件，其中，所述衬底包括单元阵列区和连接区，所述三维半导体存储器件还包括第二下分离图案，所述第二下分离图案设置在所述连接区上并且在所述第二下选择线与所述第三下选择线之间，所述第一下分离图案在所述第二方向上具有第一宽度，所述第二下分离图案在所述第二方向上具有第二宽度，并且所述第二宽度大于所述第一宽度。7.根据权利要求6所述的三维半导体存储器件，还包括分离介电线，所述分离介电线设置在所述第二下选择线与所述第三下选择线之间并且在所述第一方向上延伸，其中，所述分离介电线在第三方向上延伸并且在所述第二上选择线与所述第三上选择线之间，所述第三方向垂直于所述衬底的顶面，并且
所述分离介电线与所述第二下分离图案的侧表面接触。8.根据权利要求2所述的三维半导体存储器件，还包括：多个单元竖直半导体图案，贯穿所述上选择线、所述中间堆叠结构、所述第一抛光停止层和所述下选择线；以及虚设竖直半导体图案，贯穿所述上选择线、所述中间堆叠结构、所述第一抛光停止层和所述第一下分离图案以与所述衬底相邻。9.根据权利要求1所述的三维半导体存储器件，其中，所述第一抛光停止层包括碳氮化硅，并且所述电极层间介电层中的每一个包括氧化硅。10.根据权利要求1所述的三维半导体存储器件，其中，所述中间堆叠结构包括第一中间堆叠结构和在所述第一中间堆叠结构上的第二中间堆叠结构，所述三维半导体存储器件还包括第二抛光停止层，所述第二抛光停止层设置在所述第一中间堆叠结构与所述第二中间堆叠结构之间，并且所述第二抛光停止层包括与所述第一抛光停止层的材料相同的材料。11.根据权利要求1所述的三维半导体存储器件，其中，所述衬底包括单元阵列区和连接区，所述上选择线的端部、所述电极层的端部和所述下选择线的端部在所述连接区上构成阶梯形状，所述三维半导体存储器件还包括：平坦化介电层，在所述连接区上，所述平坦化介电层覆盖所述上选择线的端部、所述电极层的端部和所述下选择线的端部；以及第二抛光停止层，覆盖所述上选择线，其中，所述第二抛光停止层包括与所述第一抛光停止层的材料相同的材料。12.一种三维半导体存储器件，包括：外围电路结构和在所述外围电路结构上的单元阵列结构，其中，所述单元阵列结构包括：衬底，包括在第一方向上并排的单元阵列区和连接区；源极结构，设置在所述衬底上；多条下选择线，设置在所述源极结构上并在...

【专利技术属性】
技术研发人员：沈在龙，张东爀，韩智勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：