半导体结构的制备方法技术

本公开提供了一种半导体结构的制备方法，该半导体结构的制备方法包括如下步骤：提供具有接触孔的衬底；在接触孔中制备多晶硅层，多晶硅层中具有孔隙；在多晶硅层上制备刻蚀缓冲层，且刻蚀缓冲层中具有位于孔隙上方的第一凹槽，自上至下第一凹槽逐渐收缩，自上至下刻蚀缓冲层的刻蚀速率逐渐降低；对刻蚀缓冲层和多晶硅层进行刻蚀，基于第一凹槽使多晶硅层表面形成自上至下逐渐靠近孔隙的刻蚀壁，且刻蚀壁的底端与孔隙的孔壁相连接；以及，在孔隙中制备硅填充层。刻蚀壁之间的开口比孔隙的开口更宽，能够为后续制备填充层提供更为充足的空间，这能够有效改善传统技术中的多晶硅层中存在的孔隙问题，提高多晶硅层的导电性能。提高多晶硅层的导电性能。提高多晶硅层的导电性能。

【技术实现步骤摘要】
半导体结构的制备方法


[0001]本专利技术涉及半导体
，尤其涉及一种半导体结构的制备方法。

技术介绍

[0002]掺杂多晶硅是半导体器件中常见的材料，例如掺杂多晶硅多用于制备栅极的导电结构中。对于掺杂多晶硅来说，其掺杂浓度越高，导电性能越好，因此提高掺杂浓度是优化其导电性能的一种重要方式。
[0003]通常会采用沉积的方式制备掺杂多晶硅。沉积的硅材料的形貌也会受到掺杂浓度的影响。具体来说，当掺杂浓度较高时，多晶硅表面的不平整度也会逐渐增加，这使得于孔中制备的多晶硅内部经常存在孔隙，孔隙会导致多晶硅的导电性能降低，这限制了多晶硅掺杂浓度的进一步提高。

技术实现思路

[0004]基于此，有必要针对上述
技术介绍
中的问题，提供一种半导体结构的制备方法，以改善制备多晶硅时存在的孔隙问题，进而提高多晶硅的导电性能。
[0005]根据本公开的一些实施例，提供了一种半导体结构的制备方法，其包括如下步骤：
[0006]提供具有接触孔的衬底；
[0007]在接触孔中制备多晶硅层，所述多晶硅层中具有孔隙；...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括如下步骤：提供具有接触孔的衬底；在接触孔中制备多晶硅层，所述多晶硅层中具有孔隙；在所述多晶硅层上制备刻蚀缓冲层，且所述刻蚀缓冲层中具有位于所述孔隙上方的第一凹槽，自上至下所述第一凹槽逐渐收缩，自上至下所述刻蚀缓冲层的刻蚀速率逐渐降低；刻蚀所述刻蚀缓冲层和所述多晶硅层，基于所述第一凹槽使所述多晶硅层表面形成自上至下逐渐靠近所述孔隙的刻蚀壁，且所述刻蚀壁的底端与所述孔隙的孔壁相连接；以及，在所述孔隙中制备硅填充层。2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述刻蚀缓冲层包括多层缓冲子层，自上至下多层所述缓冲子层的刻蚀速率逐渐降低，在所述刻蚀缓冲层中，刻蚀速率最慢的所述缓冲子层与刻蚀速率最快的所述缓冲子层的刻蚀速率比为1:10～1:100。3.根据权利要求2所述的半导体结构的制备方法，其特征在于，多层所述缓冲子层的材料种类相同且通过气相沉积的方式制备；在制备所述刻蚀缓冲层的步骤中，在下的所述缓冲子层的制备温度高于在上的所述缓冲子层的制备温度。4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述刻蚀缓冲层的总厚度为1nm～2nm。5.根据权利要求2所述的半导体结构的制备方法，其特征在于，多层所述缓冲子层包括相同的基材，且至少部分所述缓冲子层中还含有掺杂元素；在所述刻蚀缓冲层中，多层所述缓冲子层的掺杂浓度自上至下逐渐降低。6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述刻蚀缓冲层包括两层缓冲子层，其中靠下设置的所述缓冲子层的掺杂浓度在1
×
10
20
/cm3以下，其中靠上设置的所述缓冲子层的掺杂浓度大于1
×
10
20
/cm3。7.根据权利要求1～6任一...

【专利技术属性】
技术研发人员：张强，李杰，王金春，郑华梅，龚小玉，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：