沟槽型MOSFET的栅结构及其制造方法、沟槽型MOSFET技术

本申请公开了一种沟槽型MOSFET的栅结构及其制造方法、沟槽型MOSFET，包括：在外延层中形成沟槽；在沟槽的下部形成屏蔽栅和第一绝缘层，第一绝缘层将屏蔽栅与外延层彼此隔离；在屏蔽栅的顶部形成具有突出的上边缘第二绝缘层；在沟槽的上部分形成控制栅和栅极电介质，栅极电介质将控制栅与外延层彼此隔离，第二绝缘层位于控制栅和屏蔽栅之间，其中，第二绝缘层突出的上边缘使得控制栅的侧壁与底壁之间形成与上边缘相对应的过渡曲面。本申请通过对控制栅的形成步骤进行改进，以获得底壁和侧壁夹角为钝角的控制栅，从而降低控制栅极底部电场强度，减小栅极电介质被提前击穿的几率，从而保护栅极电介质。而保护栅极电介质。而保护栅极电介质。

【技术实现步骤摘要】
沟槽型MOSFET的栅结构及其制造方法、沟槽型MOSFET


[0001]本申请涉及半导体
，特别涉及一种沟槽型MOSFET的栅结构及其制造方法、沟槽型MOSFET。

技术介绍

[0002]沟槽型MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)器件具有输入阻抗高，驱动电流小，开关速度快，高温特性好等优点被广泛应用于电力电子领域。
[0003]一般的沟槽型MOSFET器件的制造方法中，控制栅的制作方法包括对沟槽中的氧化层进行回蚀刻以形成凹槽；在凹槽中沉积多晶硅；对多晶硅进行回蚀刻以形成控制栅。这种制造方法中，形成的控制栅的的侧壁与底壁之间的夹角为直角，因此会导致该区域的电场强度高，对栅氧危害性较高，可能会导致提前击穿。

技术实现思路

[0004]鉴于上述问题，本申请的目的在于提供一种沟槽型MOSFET的栅结构及其制造方法、沟槽型MOSFET，对控制栅的形成步骤进行改进，以获得底部和侧壁夹角为钝角的控制栅，从而降低控制栅底部电场强度，减小栅极电介质被提前击穿的几率，从而保护栅极电介质。
[0005]本申请提供一种沟槽型MOSFET的栅结构制造方法，包括：
[0006]在外延层中形成沟槽；
[0007]在所述沟槽的下部形成屏蔽栅和第一绝缘层，所述第一绝缘层将所述屏蔽栅与所述外延层彼此隔离；
[0008]在所述屏蔽栅的顶部形成具有突出的上边缘第二绝缘层；
[0009]在所述沟槽的上部分形成控制栅和栅极电介质，所述栅极电介质将所述控制栅与所述外延层彼此隔离，所述第二绝缘层位于所述控制栅和所述屏蔽栅之间，
[0010]其中，所述第二绝缘层突出的上边缘使得所述控制栅的侧壁与底壁之间形成与所述上边缘相对应的过渡曲面。
附图说明
[0011]通过以下参照附图对本申请实施例的描述，本申请的上述以及其他目的、特征和优点将更为清楚：
[0012]图1示出了沟槽型MOSFET的截面图；
[0013]图2示出了本申请实施例的沟槽型MOSFET的截面图；
[0014]图3a至图3f示出了本申请实施例的沟槽型MOSFET器件的制造方法的各阶段截面图。
具体实施方式
[0015]以下在各个附图中，相同的元件采用类似的附图标记表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
[0016]在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
[0017]如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在
……
上面”或“在
……
上面并与之邻接”的表述方式。
[0018]除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III
‑
V族半导体，如砷化镓(GaAs)、氮化镓(GaN)等，IV
‑
IV族半导体，如碳化硅(SiC)等，II
‑
VI族化合物半导体，如硫化镉(CdS)、碲化镉(CdTe)等，以及IV族半导体，如硅(Si)、锗(Ge)等。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氮氧化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
[0019]图2示出了本申请第一实施例的沟槽型MOSFET的截面图。本申请中，第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一种。在半导体层中注入N型掺杂剂，例如P、As，可以形成N型半导体层。在半导体层中掺入P型掺杂剂，例如B，可以形成P型半导体层。
[0020]沟槽型MOSFET 100包括衬底101和位于其上的外延层111，衬底101为第一掺杂类型，于一实施例中为N型重掺杂。外延层111位于衬底101的第一表面上，外延层111相对于衬底101是轻掺杂。
[0021]沟槽型MOSFET 100包括从外延层111的上表面延伸进入其内部的栅结构，栅结构包括位于外延层111中的沟槽112，沟槽112从外延层111的上表面延伸至其内部，终止于外延层111中；位于沟槽112内部的介质层和电极导体，其中，沟槽112内的介质层包括第一绝缘层1131、栅极电介质1132、第二绝缘层1133。电极导体包括屏蔽栅115和控制栅116。第一绝缘层1131和屏蔽栅115位于沟槽112的下部，第一绝缘层1131将屏蔽栅115与外延层111彼此隔离；第二绝缘层1133位于屏蔽栅115的顶部，第二绝缘层1133具有突出的上边缘；栅极电介质1132和控制栅116位于沟槽112的上部，栅极电介质1132将控制栅116与外延层111彼此隔离，第二绝缘层1133位于控制栅116和屏蔽栅115之间，其中，第二绝缘层1133突出的上边缘使得控制栅116的侧壁与底壁之间形成与上边缘相对应的过渡曲面。
[0022]沟槽型MOSFET 100还包括位于外延层111并与沟槽112相邻的体区118，其中体区118为第二掺杂类型。在体区118中形成有第一掺杂类型的源区120；在体区118中形成第二掺杂类型的接触区119；在源区120和栅极导体116上方形成的第三绝缘层1134；在紧邻源区120处形成穿透第三绝缘层1134以及源区120到达接触区119的导电通道121；在第三绝缘层
1134上方形成的源极电极122，源极电极122经由导电通道121连接至接触区119。
[0023]本实施例中，完整的层间介质层包括第二绝缘层1133和部分栅极电介质层1132两部分，为方便描述，以下将栅极电介质层1132位于控制栅116和屏蔽栅115之间的部分称为栅极电介质1132b，位于沟槽112上部侧壁的部分称为栅极电介质1132a。本申请中，通过对第二绝缘层1133的形成步骤进行改进，从而获得栅极电介质1132b的底壁与侧壁连接处的过渡曲面为钝角的沟槽型MOSFET，即获得侧壁与底壁之间的夹角为钝角的控制栅，从而降低控制栅底部电场强度，减小栅极电介质被提前击穿的几率，从而保护栅极电介质。
[0024]图3a至图3f示出了本申请第一实施例的沟槽型MOSFE本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽型MOSFET的栅结构制造方法，包括：在外延层中形成沟槽；在所述沟槽的下部形成屏蔽栅和第一绝缘层，所述第一绝缘层将所述屏蔽栅与所述外延层彼此隔离；在所述屏蔽栅的顶部形成具有突出的上边缘第二绝缘层；在所述沟槽的上部分形成控制栅和栅极电介质，所述栅极电介质将所述控制栅与所述外延层彼此隔离，所述第二绝缘层位于所述控制栅和所述屏蔽栅之间，其中，所述第二绝缘层突出的上边缘使得所述控制栅的侧壁与底壁之间形成与所述上边缘相对应的过渡曲面。2.根据权利要求1所述的栅结构制造方法，其中，对所述第二绝缘层进行刻蚀以使所述第二绝缘层中心处的上表面与所述第二绝缘层突出的上边缘之间的夹角为钝角。3.根据权利要求2所述的栅结构制造方法，其中，在所述沟槽的上部分形成控制栅和栅极电介质的步骤包括：在所述第二绝缘层的上方形成栅极电介质，所述栅极电介质围绕所述沟槽侧壁和所述第二绝缘层形成空腔，所述栅极电介质的侧壁与底壁之间形成与所述第二绝缘层相对应的过渡曲面；在所述空腔中形成所述控制栅，其中，所述控制栅的侧壁与底壁之间的过渡曲面为钝角。4.根据权利要求3所述的栅结构制造方法，其中，所述第二绝缘层突出的上边缘使得所述栅极电介质的侧壁与底壁的过渡曲面具有朝向所述控制栅的凸起，以及所述控制栅的侧壁与底壁的过渡曲面具有朝向所述控制栅内部的凹陷。5.根据权利要求1所述的栅结构制造方法，其中，在所述屏蔽栅的顶部形成第二绝缘层的步骤包括：在沟槽中所述屏蔽栅的顶部沉积绝缘材料；对所述沟槽中的所述绝缘材料进行回蚀刻，获得具有一定厚度的第二绝缘层；在所述沟槽内的所述第二绝缘层上方和所述沟槽侧壁形成牺牲层，所述牺牲层沿所述第二绝缘层和所述沟槽形成空腔...

【专利技术属性】
技术研发人员：董仕达，刘坚，蔡金勇，
申请(专利权)人：杭州芯迈半导体技术有限公司，
类型：发明
国别省市：