半导体器件结构及制备方法技术

本申请公开了一种半导体器件结构及制备方法，晶体管位于外围电路区域，晶体管包括源极和漏极；字线沟槽位于衬底内，字线沟槽贯穿衬底的相邻接的第一区域及第二区域；埋入式栅极字线位于字线沟槽中；埋入式栅极字线包括依次层叠的第一导电层和第二导电层，位于第二区域的第一导电层的厚度大于位于第一区域的第一导电层的厚度；覆盖介质层位于第二区域和外围电路区域的衬底上；第一互连孔和第二互连孔均位于覆盖介质层中，第一互连孔暴露出位于第二区域的第二导电层，第二互连孔暴露出晶体管的源极和漏极；互连结构位于第一互连孔内，且与第二区域的第一导电层接触，从而确保埋入式栅极字线可以顺利电引出，保留了减少栅极泄露的优势。的优势。的优势。

【技术实现步骤摘要】
半导体器件结构及制备方法
[0001]本分案申请母案的申请日为2021年07月08日，申请号为202110774378.7，专利技术名称为“半导体器件结构及制备方法”。


[0002]本专利技术涉及半导体
，尤其涉及一种半导体器件结构及制备方法。

技术介绍

[0003]随着半导体存储技术的快速发展，市场对半导体存储产品的存储能力和功能尺寸提出了更高的要求。对于动态随机存储器(Dynamic Random Access Memory，简称：DRAM)来说，随着DRAM的功尺寸不断缩放，利用两种功函数材料制备新型的混合埋入式栅极字线结构的导电层，从而减小埋入式栅极字线引起的栅极诱导漏极泄露(Gate induced drain leakage，GIDL)问题，提高晶体管性能。
[0004]然而，对新型混合埋入式栅极字线刻蚀的导电层刻蚀时，因包含有两种功函数材料导电层，形成互连孔的刻蚀速率发生改变，在形成埋入式栅极字线电引出的互连孔时会导致埋入式栅极字线上的互连孔未被完全打开，从而导致埋入式栅极字线不能与外围电路结构形成电连接，会本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件结构，其特征在于，包括：衬底，所述衬底包括第一区域、与所述第一区域相邻接的第二区域以及外围电路区域，所述第一区域的衬底内包括多个呈阵列排布的有源区，所述有源区沿第一方向延伸；晶体管，位于所述外围电路区域，所述晶体管包括源极和漏极；字线沟槽，位于所述衬底内，所述字线沟槽贯穿所述第一区域及所述第二区域，所述字线沟槽沿第二方向延伸，所述第二方向和所述第一方向斜交；埋入式栅极字线，位于所述字线沟槽中；其中，所述埋入式栅极字线包括第一导电层和第二导电层，所述第二导电层位于所述第一导电层的上表面，位于所述第二区域的所述第一导电层的厚度大于位于所述第一区域的所述第一导电层的厚度；覆盖介质层，位于所述第二区域和所述外围电路区域的所述衬底上；第一互连孔和第二互连孔，分别位于所述第二区域和所述外围电路区域的所述覆盖介质层中，所述第一互连孔暴露出位于所述第二区域的所述第二导电层，所述第二互连孔暴露出所述晶体管的所述源极和漏极；互连结构，位于所述第一互连孔内，且与所述第二区域的所述第一导电层接触。2.根据权利要求1所述的半导体器件结构，其特征在于，所述第一导电层和所述第二导电层的功函数不同。3.根据权利要求2所述的半导体器件结构，其特征在于，所述第一导电层的材质包括砷或硼掺杂的硅、磷或砷掺杂的锗、钨、钛、氮化钛或金；所述第二导电层的材质为多晶硅。4.根据权利要求1所述的半导体器件结构，其特征在于，位于所述第二区域的所述第一导电层的上表面高于位于所述第一区域的所述第一导电层的上表面。5.根据权利要求4所述的半导体器件结构，其特征在于，所述第一导电层呈台阶状。6.根据权利要求4所述的半导体器件结构，其特征在于，所述第二导电层的厚度小于，位于所述第一区域的所述第一导电层与位于所述第二区域的所述第一导电层的上表面高度差。7.根据权利要求1所述的半导体器件结构，其特征在于，所述埋入式栅极字线还包括填充介质层，所述填充介质层位于所述第二导电层上，且填满所述字线沟槽，所述填充介质层的顶面与所述衬底的顶面齐平。8.根据权利要求1所述的半导体器件结构，其特征在于，还包括：若干条平行间隔排布的位线，所述位线位于所述第一区域，且所述位线沿第三方向延伸，所述第三方向和所述第一方向及所述第二方向均相交。9.根据权利要求1任一所述的半导体器件结构，其特征在于，所述第二导电层的上表面低于所述字线沟槽的顶面。10.根据权利要求1
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9任一所述的半导体器件结构，其特征在于，所述第二导电层未覆盖所述第一区域的所述第一导电层的上表面。11.根据权利要求1
‑
9任一所述的半导体器件结构，其特征在于，
位于所述第二区域的所述第一导电层经由所述互连结构与所述外围电路区域的所述晶体管电连接。12.一种半导体器件结构的制备方法，其特征在于，包括：提供衬底，所述衬底包括第一区域、与所述第一区域相邻接的第二区域以及外围电路区域，所述第一区域的衬底内包括多个呈阵列排布的有源区，所述有源区沿第一方向延伸；于所述外围电路区域形成晶体管，所述晶...

【专利技术属性】
技术研发人员：元大中，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：