改善的具有沟槽栅的金属氧化物半导体制造技术

公开了一种器件。该器件包括具有第一导电类型的外延层的衬底、第一深度的深沟槽、第二深度的第二导电类型的柱区以及直接位于深沟槽的底表面下方的第三导电类型的阻挡层。第二深度大于第一深度。深度大于第一深度。深度大于第一深度。

【技术实现步骤摘要】
改善的具有沟槽栅的金属氧化物半导体
[0001]本申请是申请号为2017109342385、申请日为2017年9月29日、专利技术名称为“改善的具有沟槽栅的金属氧化物半导体”的专利申请的分案申请。

技术介绍

[0002]沟槽栅技术通常用于改善半导体器件中的击穿电压特性，特别是高电压器件中的击穿电压特性。在沟槽栅技术中，栅极垂直埋在源极中，通常由隔离套隔开。沟槽栅技术的其他优点包括减少至少在一些应用中不期望的结型栅极场效应晶体管(JFET)效应。然而，当由于需要减小嵌入式栅极的宽度而期望较低电压配置时，沟槽栅技术确实提供了一些缺点。降低表面场(RESURF)技术是用于设计横向高电压、低导通电阻器件的最广泛使用的方法之一。该技术已经允许从20V到1200V范围的高电压器件与双极性晶体管和MOS晶体管的集成。
[0003]TrenchMOS(具有沟槽栅的金属氧化物半导体)半导体器件通常用于电力应用。TrenchMOS器件通常包括半导体衬底，外延生长的掺杂硅的层位于其上，在其中形成包含栅电极和栅介质的沟槽。器件的源极区邻近沟槽的上部。器件还包括漏极区，其通过主体区与源极区隔开，沟槽延伸穿过主体区。

技术实现思路

[0004]提供本
技术实现思路
以简化的形式介绍所选构思，这些构思将在下面的具体实施方式中进一步描述。本
技术实现思路
不是旨在确定所要保护主题的主要特征或者基本特征，也不是旨在用于限制所要求保护主题的范围。
[0005]在一个实施例中，公开了一种器件。该器件包括具有第一导电类型的外延层的衬底、第一深度的深沟槽、第二深度的第二导电类型的柱区以及直接位于深沟槽的底表面下方的第三导电类型的阻挡层。
[0006]第二深度大于第一深度。
[0007]在一些实施例中，阻挡层的面积大致等于深沟槽的底表面的面积，并且使用栅氧化物层部分地填充深沟槽。使用栅氧化物层覆盖深沟槽的侧壁，并且使用多晶硅材料填充深沟槽的剩余空区域，以形成栅电极。该器件还包括在柱区上部上的主体区以及在主体区上的源极区。第一导电类型是n型，第二导电类型是p型并且第三导电类型是n+型。阻挡层使用砷注入形成。
[0008]在另一实施例中，公开了一种制造器件的处理。该处理包括在衬底上形成第一导电类型的外延层、使用硬掩模层形成深沟槽、在深沟槽的底部注入第二导电类型的阻挡层、使用栅氧化物部分地填充深沟槽，使用多晶硅材料填充深沟槽的剩余区域、形成第三导电类型的柱，其中在深沟槽的一侧，柱的高度大于深沟槽的深度、以及在柱上形成主体区以及在主体区上形成源极区。处理还包括在多晶硅材料上形成电介质层。
[0009]在一些实施例中，通过硼注入形成柱以及使用磷注入形成外延层。使用氮化硅或者相似材料形成硬掩模。在一些实施例中，通过注入处理形成柱，使得深沟槽上方的部分区
域被暴露以用于注入。
附图说明
[0010]可以通过参考实施例来给出以上简要总结的本专利技术的更具体的描述，以便能够详细地理解本专利技术的上述特征，其中一些实施例在附图中示出。然而，应当注意，附图仅示出了本专利技术的典型实施例，因此不应将其视为限制本专利技术的范围，因为本专利技术可以承认其他同等有效的实施例。在结合附图阅读本说明书后，所要求保护主题的优点将对于本领域技术人员变得显而易见，附图中相同的附图标记用于表示相同的元件，并且附图中：
[0011]图1A至图1B描绘了现有技术器件的截面图和性能曲线图的示意图；
[0012]图2A至图2E描绘了根据本公开的一个或者多个实施例的在制造的各个增量阶段的器件的部分的示意图；以及
[0013]图3描绘了展示根据本公开的一个或者多个实施例的图2A至图2E的器件的性能示图。
[0014]要注意的是附图未按照比例绘制。省略了附图转换之间的中间步骤，以免使本公开模糊。这些中间步骤对于本领域技术人员是已知的。
具体实施方式
[0015]许多众所周知的制造步骤、部件和连接器已经被省略或者在说明书中没有详细描述，以免使本公开模糊。此外，本文中所描述的器件和步骤涉及n型器件。然而，本领域的技术人员应当理解，使用这n型器件与p型器件在制造步骤上的已知差异，这些步骤也可以用于制造p型器件。
[0016]图1A描绘了现有技术器件100的截面图的示意图，示出了栅极、漏极、源极以及p型柱102。图1B示出了以分钟为单位的p型柱退火持续时间作为模拟漏极电压的函数的曲线图。该曲线图表明，随着p型退火增加，漏极电压增加，因为p型柱102在沟槽106之下的空间104中横向伸展。图1B的曲线图还示出了以分钟为单位的p型柱退火持续时间作为模拟特定Rdson(每mm2硅的Rdson)的函数。随着p型柱在沟槽106之下的空间104中横向伸展，漏极电压增加，并且特定Rdson也增加，并且特定Rdson增加的原因是当p型柱在沟槽之下横向移动时遏制(pinch)更多的电流。
[0017]场效应晶体管(FET)的导通电阻、Rdson或者RDS是晶体管的内置参数，其表示当晶体管处于完全导通状态时(当VGS＝0时)晶体管的内部电阻。除了其他方面，期望较低的Rdson来提高效率。
[0018]图2A示出了衬底的一部分，其示出了使用例如磷的材料通过公知技术形成的n型外延层(EPI)202。在EPI 202的顶侧，形成薄层氧化物204。图2B示出了在氧化物层204的顶部形成的氮化硅硬掩模206。在氮化物硬掩模206保护表面的其他部分的同时，蚀刻沟槽208。
[0019]在沟槽208的底部，例如使用例如砷的材料注入n+型阻挡层230。然后在沟槽208的底部和侧壁上形成栅氧化物层210。与侧壁相比，在沟槽208的底部形成成比例厚的栅氧化物层。随后，如图2C所示，在沟槽208中形成多晶硅栅电极214并且覆盖有氧化物层204。移除氮化物硬掩模层(或者隔离物)206。
[0020]在氧化物层204上的表面上形成光致抗蚀剂层218，并且蚀刻掉光致抗蚀剂层218的部分，使得在一个实施例中，暴露栅电极214上的至少一部分216。在其他实施例中，移除光致抗蚀剂层218的所述部分，使得栅电极214上的区域保持被覆盖。使用例如硼的材料注入p型降低表面场(RESURF)区，并且通常在短期内使用大约1100℃的热驱动来扩散所注入的区域。扩散是在高温下半导体材料中杂质原子的移动。扩散的驱动力是浓度梯度。对于各种掺杂剂种类存在广泛的扩散性，其取决于相应的掺杂剂杂质能够多轻易地移动穿过材料。应用扩散来退火离子注入后的晶体缺陷，或者从化学气相源将掺杂剂原子引入到硅中。在最后一种情况中，扩散时间和温度决定掺杂剂渗透的深度。
[0021]如图2D所示，形成主体224和源极区222。在图2E所示，形成正硅酸乙酯(TEOS)电介质层226，并且蚀刻掉包含源极区222部分的TEOS电介质层的一部分。形成栅极、源极和漏极接触(未示出)，以完成器件200。
[0022]图3示出了在沟槽208下方的n型注入物230减少了直接在沟槽208下方的净p型掺杂，其允许电流在沟槽208下方扩散，从本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种器件，包括：衬底，所述衬底具有第一导电类型的外延层；具有第一深度的深沟槽；具有第二深度的第二导电类型的柱区，其中，所述第二深度大于所述第一深度；以及第三导电类型的阻挡层，所述阻挡层直接位于所述深沟槽的底表面下方；其中，所述第一导电类型是n型，所述第二导电类型是p型，并且所述第三导电类型是n+型。2.根据权利要求1所述的器件，其中，所述阻挡层的面积大致等于所述深沟槽的底表面的面积。3.根据权利要求1所述的器件，其中，所述深沟槽具有使用栅氧化物层部分地填充的区域。4.根据权利要求3所述的器件，其中，所述深沟槽的侧壁使用栅氧化物层覆盖。5.根据权利要求4所述的器件，其中，所述深沟槽的剩余空区域使用多晶硅材料填充，以形成栅电极。6.根据权利要求5所述的器件，还包括电介质层，所述电介质层在所述栅电极上方。7.根据权利要求1所述的器件，还包括主体区，所述主体区在所述柱区的上部。8.根据权利要求7所述的器件，还包括源极区，所述源极区在所述主体区上方。9.根据权利要求1所述的器件，其中，使用砷注入形成所述阻挡层。10.根据权利要求1所述的方法，还包括在所述多晶硅材料...

【专利技术属性】
技术研发人员：史蒂文，
申请(专利权)人：安世有限公司，
类型：发明
国别省市：