一种半导体器件及其制备方法技术

本发明专利技术提供一种半导体器件及其制备方法，所述方法包括：提供衬底，在衬底上形成外延层；在外延层上形成栅极介电层，在栅极介电层上形成间隔设置的伪栅极结构；执行第一离子注入，以在外延层中形成第一导电类型阱区；在伪栅极结构的侧壁形成侧墙，执行第二离子注入，以在第一导电类型阱区中形成第二导电类型源区；形成覆盖栅极介电层的介电材料层；去除伪栅极结构；在侧墙的侧壁形成隔离层，执行第三离子注入，以在外延层中形成JFET区。本发明专利技术的方法能够有效地降低二次光刻带来的套刻精度偏差，进而保证参数的稳定性，而且可以选择低能量注入，同时不会对沟道产生影响，从而可以降低JFET区电阻。JFET区电阻。JFET区电阻。

【技术实现步骤摘要】
一种半导体器件及其制备方法


[0001]本专利技术涉及半导体
，具体而言涉及一种半导体器件及其制备方法。

技术介绍

[0002]结型场效应晶体管(Junction Field
‑
Effect Transistor，JFET)的制备过程中主要存在两种离子注入方式，其一是采取光掩膜作为阻挡层进行选择性注入，其二是采取Blank离子注入方式。
[0003]第一种方式的缺点在于两次光刻存在套刻精度(overlay)偏差，导致无法有效地降低JFET区的电阻，以及会对沟道造成影响；第二种方式的缺点在于注入能量不能太低，否则会影响表层沟道，导致无法有效地降低JFET区的电阻。
[0004]鉴于上述技术问题的存在，本专利技术提供一种新的半导体器件及其制备方法，以至少部分地解决上述问题。

技术实现思路

[0005]在
技术实现思路
部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本专利技术的
技术实现思路
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0006]针对目前存在的问题，本专利技术一方面提供一种半导体器件的制备方法，包括：
[0007]提供衬底，在所述衬底上形成外延层；
[0008]在所述外延层上形成栅极介电层，在所述栅极介电层上形成间隔设置的伪栅极结构；
[0009]执行第一离子注入，以在所述外延层中形成第一导电类型阱区；
[0010]在所述伪栅极结构的侧壁形成侧墙，执行第二离子注入，以在所述第一导电类型阱区中形成第二导电类型源区；
[0011]形成覆盖所述栅极介电层的介电材料层；
[0012]去除所述伪栅极结构；
[0013]在所述侧墙的侧壁形成隔离层，执行第三离子注入，以在所述外延层中形成JFET区。
[0014]示例性地，所述栅极介电层包括氧化物层，所述伪栅极结构包括自下而上设置的伪栅极材料层和栅极硬掩模层，所述伪栅极材料层包括氮化物层，所述栅极硬掩模层包括氧化物层。
[0015]示例性地，所述在所述伪栅极结构的侧壁形成侧墙，包括：
[0016]在所述栅极介电层上和所述伪栅极结构上沉积侧墙材料；
[0017]回刻所述侧墙材料，在所述伪栅极结构的侧壁留有的侧墙材料为所述侧墙。
[0018]示例性地，所述形成覆盖所述栅极介电层的介电材料层，去除所述伪栅极结构，包括：
[0019]在所述栅极介电层上、所述侧墙上和所述伪栅极结构上沉积介电材料；
[0020]对所述介电材料进行化学机械研磨，直至露出所述伪栅极结构，在所述栅极介电层上留有的介电材料为所述介电材料层；
[0021]去除所述伪栅极材料层。
[0022]示例性地，采用高选择比的湿法刻蚀方式去除所述伪栅极材料层。
[0023]示例性地，所述在所述侧墙的侧壁形成隔离层，包括：
[0024]在所述介电材料层上、所述侧墙的侧壁和所述栅极介电层上沉积隔离层材料；
[0025]去除所述介电材料层上和所述栅极介电层上的隔离层材料，保留所述侧墙的侧壁上的隔离层材料，以在所述侧墙的侧壁形成所述隔离层。
[0026]本专利技术再一方面还提供一种半导体器件的制备方法，包括：
[0027]提供衬底，在所述衬底上形成外延层；
[0028]在所述外延层上形成栅极介电层，在所述栅极介电层上形成间隔设置的伪栅极结构；
[0029]在所述伪栅极结构的侧壁形成侧墙，执行第一离子注入，以在所述外延层中形成JFET区；
[0030]形成覆盖所述栅极介电层的介电材料层；
[0031]去除所述伪栅极结构；
[0032]执行第二离子注入，以在所述外延层中形成第一导电类型阱区；
[0033]在所述第一侧墙的侧壁形成隔离层，执行第三离子注入，以在所述第一导电类型阱区中形成第二导电类型源区。
[0034]本专利技术又一方面还提供一种半导体器件，由上述中任意一项所述的半导体器件的制备方法所制备。
[0035]示例性地，所述半导体器件包括结型场效应晶体管器件。
[0036]本专利技术的半导体器件及其制备方法，通过自对准工艺将第一离子注入、第二离子注入和第三离子注入串连在一起，相比于采取光掩膜作为阻挡层进行选择性注入的方式，能够有效地降低二次光刻带来的套刻精度偏差，进而保证参数的稳定性；相比于Blank离子注入方式，可以选择低能量注入，同时不会对沟道产生影响，从而可以降低JFET区电阻。
附图说明
[0037]本专利技术的下列附图在此作为本专利技术的一部分用于理解本专利技术。附图中示出了本专利技术的实施例及其描述，用来解释本专利技术的原理。
[0038]附图中：
[0039]图1示出了本专利技术一个具体实施方式的半导体器件的制备方法的流程图；
[0040]图2A至图2L示出了本专利技术一个具体实施方式的半导体器件的制备方法依次实施所获得结构的剖面示意图；
[0041]图3示出了本专利技术另一个具体实施方式的半导体器件的制备方法的流程图；
[0042]图4A至图4J示出了本专利技术另一个具体实施方式的半导体器件的制备方法依次实施所获得结构的剖面示意图。
具体实施方式
[0043]在下文的描述中，给出了大量具体的细节以便提供对本专利技术更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本专利技术可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本专利技术发生混淆，对于本领域公知的一些技术特征未进行描述。
[0044]应当理解的是，本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0045]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0046]空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的制备方法，其特征在于，包括：提供衬底，在所述衬底上形成外延层；在所述外延层上形成栅极介电层，在所述栅极介电层上形成间隔设置的伪栅极结构；执行第一离子注入，以在所述外延层中形成第一导电类型阱区；在所述伪栅极结构的侧壁形成侧墙，执行第二离子注入，以在所述第一导电类型阱区中形成第二导电类型源区；形成覆盖所述栅极介电层的介电材料层；去除所述伪栅极结构；在所述侧墙的侧壁形成隔离层，执行第三离子注入，以在所述外延层中形成JFET区。2.如权利要求1所述的制备方法，其特征在于，所述栅极介电层包括氧化物层，所述伪栅极结构包括自下而上设置的伪栅极材料层和栅极硬掩模层，所述伪栅极材料层包括氮化物层，所述栅极硬掩模层包括氧化物层。3.如权利要求1所述的制备方法，其特征在于，所述在所述伪栅极结构的侧壁形成侧墙，包括：在所述栅极介电层上和所述伪栅极结构上沉积侧墙材料；回刻所述侧墙材料，在所述伪栅极结构的侧壁留有的侧墙材料为所述侧墙。4.如权利要求2所述的制备方法，其特征在于，所述形成覆盖所述栅极介电层的介电材料层，去除所述伪栅极结构，包括：在所述栅极介电层上、所述侧墙上和所述伪栅极结构上沉积介电材料；对所述介电材料进行化学机械研磨，直至露出所述伪栅极材料层，在所述栅极介...

【专利技术属性】
技术研发人员：李枭，谢志平，
申请(专利权)人：中芯越州集成电路制造绍兴有限公司，
类型：发明
国别省市：