芯片型电子部件制造技术

本发明专利技术的问题在于，缩小包含电容器和电感器的芯片型电子部件的芯片尺寸。本发明专利技术的芯片型电子部件(1)具备：由下部电极图案(36)、上部电极图案(52)以及绝缘层(22)构成的电容器(C2)、覆盖电容器(C2)的绝缘层(24)、以及设置于绝缘层(24)上的电感图案(96)。电感图案(96)具有与电容器(C2)重叠的区间，由此，附加有辅助的电容器(C4)。这样，电感图案(96)的一部分以与电容器(C2)重叠的方式设置，因此，能够以较小的芯片尺寸获得更大的电感。而且，通过辅助的电容还能够改善特性。助的电容还能够改善特性。助的电容还能够改善特性。

【技术实现步骤摘要】
【国外来华专利技术】芯片型电子部件


[0001]本专利技术涉及芯片型电子部件，尤其涉及包含电容器和电感器的芯片型电子部件。

技术介绍

[0002]在专利文献1中，公开有包含电容器和电感器的芯片型电子部件。专利文献1所记载的芯片型电子部件，通过以与电感图案重叠的方式设置图案宽度较细的电容电极图案，从而抑制芯片尺寸，并且对电感图案附加辅助的电容。针对作为主要的电容器，在俯视时配置于端子电极间。
[0003]现有技术文献：
[0004]专利文献1：日本特开2016
‑
201517号公报

技术实现思路

[0005]专利技术所要解决的问题
[0006]然而，在专利文献1所记载的芯片型电子部件中，由于作为主要的电容器的上部未被有效利用，因此，有时为了得到足够的电感，必须扩大芯片尺寸。
[0007]因此，本专利技术的目的在于，缩小包含电容器和电感器的芯片型电子部件的芯片尺寸。
[0008]用于解决问题的手段
[0009]本专利技术的芯片型电子部件的特征在于，具备：第一及第二端子电极；以及第一、第二及第三导体层，第一导体层包含：第一及第二连接图案，其分别设置于与第一及第二端子电极重叠的位置；以及第一下部电极图案，其位于第一连接图案与第二连接图案之间，与第一及第二端子电极中的一个连接，第二导体层包含：第一上部电极图案，其设置于与第一下部电极图案重叠的位置，与第一及第二端子电极中的另一个连接，第一下部电极图案及第一上部电极图案构成第一电容器，第三导体层包含：一端与第一端子电极连接的第一电感图案，第一电感图案包含：与第一电容器重叠的第一区间、和不与第一电容器重叠的第二区间。
[0010]根据本专利技术，第一电感图案的一部分以与第一电容器重叠的方式设置，因此，能够以较小的芯片尺寸获得更大的电感。而且，在第一电感图案，在与第一电容器重叠的部分产生辅助的电容，因此，还能够改善特性。
[0011]也可以为，本专利技术的芯片型电子部件还具备：第三及第四端子电极，第一导体层还包含：第三及第四连接图案，其分别设置于与第三及第四端子电极重叠的位置；以及第二下部电极图案，其位于第三连接图案与第四连接图案之间，与第三及第四端子电极中的一个连接，第二导体层还包含：第二上部电极图案，其设置于与第二下部电极图案重叠的位置，与第三及第四端子电极中的另一个连接，第二下部电极图案及第二上部电极图案构成第二电容器，第三导体层还包含：一端与第一端子电极连接的第二电感图案，第一电感图案的另一端与第三端子电极连接，第二电感图案的另一端与第四端子电极连接。由此，能够构成将
第一及第二端子电极中的一个作为输入端子、并将第三及第四端子电极作为一对输出端子的分离电路。
[0012]在本专利技术中，也可以为，第一电感图案的第二区间的一部分，位于第一连接图案与第三连接图案之间、或者第二连接图案与第四连接图案之间。由此，能够更有效地利用第三导体层，因此，能够进一步缩小芯片尺寸。
[0013]在本专利技术中，也可以为，第二电感图案包含：与第二电容器重叠的第三区间、和不与第二电容器重叠的第四区间。由此，能够更有效地利用第三导体层，因此，能够进一步缩小芯片尺寸。而且，在第二电感图案，在与第二电容器重叠的部分产生辅助的电容，因此，还能够改善特性。
[0014]在本专利技术中，也可以为，第二电感图案的第四区间的一部分，位于第一连接图案与第三连接图案之间、或者第二连接图案与第四连接图案之间。由此，能够更有效地利用第三导体层，因此，能够进一步缩小芯片尺寸。
[0015]专利技术效果
[0016]这样，根据本专利技术，能够缩小包含电容器和电感器的芯片型电子部件的芯片尺寸。
附图说明
[0017]图1是表示本专利技术的一个实施方式的芯片型电子部件1的外观的概略立体图。
[0018]图2是芯片型电子部件1的局部的概略截面图。
[0019]图3是用于说明导体层M1的图案形状的俯视图。
[0020]图4是用于说明电阻图案R的图案形状的俯视图。
[0021]图5是用于说明绝缘层22的图案形状的俯视图。
[0022]图6是用于说明导体层MM的图案形状的俯视图。
[0023]图7是用于说明绝缘层23的图案形状的俯视图。
[0024]图8是用于说明导体层M2的图案形状的俯视图。
[0025]图9是用于说明绝缘层24的图案形状的俯视图。
[0026]图10是用于说明导体层M3的图案形状的俯视图。
[0027]图11是用于说明绝缘层25的图案形状的俯视图。
[0028]图12是用于说明导体层M4的图案形状的俯视图。
[0029]图13是用于说明绝缘层26的图案形状的俯视图。
[0030]图14是用于说明导体层M5的图案形状的俯视图。
[0031]图15是芯片型电子部件1的等效电路图。
[0032]图16是表示芯片型电子部件1的插入损耗的图表。
[0033]图17是表示芯片型电子部件1的反射损耗的图表。
[0034]图18是表示芯片型电子部件1的隔离度的图表。
具体实施方式
[0035]以下，参照附图，对本专利技术的优选实施方式进行详细说明。
[0036]图1是表示本专利技术的一个实施方式的芯片型电子部件1的外观的概略立体图。另外，图2是芯片型电子部件1的局部的概略截面图。
[0037]本实施方式的芯片型电子部件1是使高频信号分支为2分支的分离器(splitter)，如图1所示，其具备：主体部10、和形成于主体部10的表面的端子电极11～14。端子电极11～14配置于主体部10的表面的四角。如图2所示，主体部10具备：基板20；覆盖基板20的表面的平坦化层21；设置于平坦化层21上的由Cu等构成的导体层M1、MM、M2、M3、M4、M5；绝缘层22
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26以及电阻图案R。作为基板20的材料，只要是化学稳定
·
热稳定且应力产生少、能够保持表面的平滑性的材料即可，没有特别限定，可以使用单晶硅、氧化铝、蓝宝石、氮化铝、MgO单晶、SrTiO3单晶、表面氧化硅、玻璃、石英、铁氧体等。作为平坦化层21，可以使用氧化铝或氧化硅等。
[0038]导体层M1是位于最下层的导体层，如图3所示，包含：连接图案31～34、下部电极图案35、36以及电感图案37、38。连接图案31～34分别设置在与端子电极11～14重叠的位置。下部电极图案35配置在连接图案31与连接图案32之间，与连接图案32连接。下部电极图案36配置在连接图案33与连接图案34之间，与连接图案34连接。电感图案37、38均为卷绕约1匝的图案，其一端均与连接图案32连接。电感图案37的一部分沿着连接图案31、32以及下部电极图案35蜿蜒，电感图案38的一部分沿着连接图案33、34以及下部电极图案36蜿蜒。电感图案37包含：位于连接图案31、32之间的区间、位于连接图案31、33之间的区间、位于连接图案32、34之间的区间。本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种芯片型电子部件，其特征在于，具备：第一及第二端子电极；以及第一、第二和第三导体层，所述第一导体层包含：第一及第二连接图案，其分别设置于与所述第一及第二端子电极重叠的位置；以及第一下部电极图案，其位于所述第一连接图案与所述第二连接图案之间，与所述第一及第二端子电极中的一个连接，所述第二导体层包含：第一上部电极图案，其设置于与所述第一下部电极图案重叠的位置，与所述第一及第二端子电极中的另一个连接，所述第一下部电极图案及所述第一上部电极图案构成第一电容器，所述第三导体层包含：一端与所述第一端子电极连接的第一电感图案，所述第一电感图案包含：与所述第一电容器重叠的第一区间、和不与所述第一电容器重叠的第二区间。2.根据权利要求1所述的芯片型电子部件，其特征在于，还具备：第三及第四端子电极，所述第一导体层还包含：第三及第四连接图案，其分别设置于与所述第三及第四端子电极重叠的位置；以及第二下部电极图案，其位于所述第三连接图案与所述第四连接图案之间，与所述第三及第四端子电...

【专利技术属性】
技术研发人员：三岳幸生，大塚隆史，
申请(专利权)人：TDK株式会社，
类型：发明
国别省市：