集成磁芯的自卷曲电感制造技术

本发明专利技术涉及一种集成磁芯的自卷曲电感，用于提高磁芯填充的良率以及器件制造良率，属于MEMS加工制造领域。本发明专利技术的目的是为了优化3D自卷曲功率电感制造工艺，提高磁芯填充良率及器件制造速率，且实现器件全流程制造工艺与MEMS工艺相互兼容，提供一种集成磁芯的自卷曲电感。自卷曲电感包含衬底、磁芯、结构层下层薄膜、结构层上层薄膜、金属走线。其中，结构层下层薄膜，结构层上层薄膜和金属走线自下而上顺序堆叠于衬底上。磁芯沉积在结构层上层薄膜端部。该方案具有磁芯大小形貌可控、与MEMS工艺和IC工艺兼容、低成本、可量产等优势。可量产等优势。可量产等优势。

【技术实现步骤摘要】
集成磁芯的自卷曲电感


[0001]本专利技术涉及一种集成磁芯的自卷曲电感，用于提高磁芯填充的良率以及器件制造良率，属于MEMS加工制造领域。

技术介绍

[0002]传统线圈功率电感制作方法，通常采用铜线绕制棍状磁芯的工艺，虽然工艺技术较成熟，但其面临着器件制作效率低，电感面/体密度低，成本高、无法实现器件的晶圆级制造等问题。一种提高电感面/体密度，降低制造成本的方法是采用自卷曲技术，将二维平面的电感变成三维卷曲管状电感。现阶段，对卷曲形貌的控制已经得到了极大的进步，相应的开发出了以空气作为内芯的3D自卷曲电感。同时，为了进一步提高电感量，可将液体磁芯注入管状结构中，之后进行加热固化。但磁芯的注入方式尚未成熟，主要表现的问题是磁芯的填充效率低，只能用针管进行逐个单管填充，无法实现晶圆级加工，且磁芯填充的良率受针管挤压速率。本专利技术主要是为优化3D自卷曲功率电感制造工艺，提高磁芯填充良率及器件制造速率，实现晶圆级制造而提出一种新的低成本方案。
[0003]目前3D磁芯自卷曲电感的制造如图1所示。尽管针管注入的方式实现了对3D卷曲电感的有效磁填充，但这种单管注入的方式效率较低，且填充良率也面临环境温度，磁芯粘度，注入速率等诸多因素的影响，不适用于大规模集成。

技术实现思路

[0004]本专利技术的目的是为了优化3D自卷曲功率电感制造工艺，提高磁芯填充良率及器件制造速率，且实现器件全流程制造工艺与MEMS工艺相互兼容，提供一种集成磁芯的自卷曲电感。该方案具有磁芯大小形貌可控、与MEMS工艺和IC工艺兼容、低成本、可量产等优势。
[0005]本专利技术的目的是通过下述技术方案实现的
[0006]集成磁芯的自卷曲电感：包含衬底、磁芯、结构层下层薄膜、结构层上层薄膜、金属走线。其中，结构层下层薄膜，结构层上层薄膜和金属走线自下而上顺序堆叠于衬底上。磁芯沉积在结构层上层薄膜端部。衬底通常为单晶Si材料或蓝宝石材料；磁芯通常为Fe、Co、Ni、Sn等磁芯材料，磁芯可以采用电镀、丝网印刷、纳米磁粉涂层等工艺；或者自组装(通过蒸镀或溅射磁性seed layer，外加条状磁芯，在流体环境中操纵)。磁芯外部包裹一层绝缘层，用于隔绝磁芯与外部金属走线。绝缘材料可选用聚酰亚胺、聚对二甲苯(Parylene)、苯并环丁烯(BCB)等。结构层下层薄膜与结构层上层薄膜共同组成双晶片卷曲薄膜系统，两层薄膜应力相反，下层薄膜为负应力，上层薄膜为正应力，确保结构释放后薄膜向上卷曲。双晶片薄膜系统通常为应力可调的双层Si3N4薄膜，或者是应力可调的SiO2薄膜，或者可以是金属W和Si3N4组成的双层薄膜；当集成磁芯自卷曲电感装置的衬底部分被刻蚀后，结构层薄膜失去来自衬底的固定约束，在残余应力的作用下发生形变卷曲。金属走线(5)用于传输电信号，可以是Al、Cu、Au等材料。
[0007]制备方法
[0008]制备所述集成磁芯自卷曲电感的方法，包括如下步骤：
[0009]步骤一：在衬底上沉积下层结构层薄膜并完成图形化；
[0010]步骤二：在图形化后的结构层下层薄膜上沉积上层结构层薄膜并完成图形化；
[0011]步骤三：在结构层上层薄膜上电镀磁芯结构并完成图形化和绝缘处理；
[0012]步骤四：在结构层上层薄膜上沉积金属导线层薄膜并完成图形化；
[0013]步骤五：刻蚀衬底并完成器件释放，形成绕磁芯卷曲结构；
[0014]工作过程
[0015]集成磁芯的自卷曲电感，其加工工艺流程与标准CMOS工艺完全匹配。当磁芯(2)制作完毕，结构层上层薄膜(3)与结构层下层薄膜(4)沉积与图形化完成，金属走线(5)镀膜与图形化后，对衬底(1)进行刻蚀，图形化后的结构层薄膜尖端失去来自衬底(1)的固定约束，在残余应力的影响下，结构层薄膜发生卷曲回弹，完成对磁芯(2)的绕轴紧密卷曲。
[0016]有益效果
[0017]1.专利技术公开了一种新的自卷曲电感磁芯的制造方式。采用本专利技术方案的有益效果是，电镀、溅射、刻蚀等工艺为成熟的MEMS加工方式，器件全流程制造工艺与MEMS工艺兼容，且器件可进行晶圆级制造，成本较低。
[0018]2.如采用实施例2所述方案制备，无需损伤卷曲薄膜结构，保留了薄膜的完整性，顶层金属导线的形貌尺寸可自由设计。
[0019]3.如采用实施例1所述方案制备，衬底仅需采用普通的Si衬底，工艺步骤较少，极大节约了时间成本和材料成本。
附图说明
[0020]图1是现有填充磁芯的自卷曲电技术示意图
[0021]图2是集成磁芯自卷曲电感装置示意图，可作为实施例1其中，图2(a)为集成磁芯自卷曲电感装置释放前；图2(b)为集成磁芯自卷曲装置释放后。
[0022]图3为实施例1工艺流程图；
[0023]图4为如实施例1所示工艺流程制造出的绕轴卷曲结构。其中图4(a)为卷曲结构俯视图，图4(b)为卷曲结构侧视图；
[0024]图5为实施例2工艺流程图；
[0025]图6为参照实施例2制造的镂空型卷曲结构(无磁芯)。
[0026]其中，1—衬底、2—磁芯；3—结构层下层薄膜、4—结构层上层薄膜、5—金属走线。
具体实施方式
[0027]下面结合附图与实施例对本专利技术作进一步说明。
[0028]实施例1
[0029]集成磁芯的自卷曲电感，如图2所示：包含衬底1、磁芯2、结构层下层薄膜3、结构层上层薄膜4和金属走线5。其中，结构层下层薄膜3，结构层上层薄膜4和金属走线5自下而上顺序堆叠于衬底1上。磁芯2沉积在结构层上层薄膜端部。衬底1通常为单晶Si材料或蓝宝石材料；磁芯2通常为Fe与Ni结合的磁芯材料，磁芯2采用电镀。磁芯2外部包裹一层绝缘层，用于隔绝磁芯与外部金属走线。绝缘材料通常用聚酰亚胺(PI)。结构层下层薄膜3与结构层上
层薄膜(4)共同组成双晶片卷曲薄膜系统，两层薄膜应力相反，下层薄膜为负应力，上层薄膜为正应力，确保结构释放后薄膜向上卷曲。双晶片薄膜系统通常为应力可调的双层Si3N4薄膜，或者是应力可调的SiO2薄膜，或者可以是金属W和Si3N4组成的双层薄膜；当集成磁芯自卷曲电感装置的衬底部分被刻蚀后，结构层薄膜失去来自衬底的固定约束，在残余应力的作用下发生形变卷曲。金属走线5用于传输电信号，通常选用Al。
[0030]一种制备集成磁芯自卷曲电感的方法，如图3所示
[0031]图3(a)所示为沉积结构层下层薄膜，结构1为SOI衬底，结构2为Si3N4介质，采用化学气象沉积的方法，低频环境(360KHz)下完成薄膜制备，薄膜厚度100nm；
[0032]图3(b)所示为沉积结构层上层薄膜，结构3为SiN3介质，采用化学气象沉积的方法，高频环境(13.56MHz)下完成薄膜制备，薄膜厚度100nm；
[0033]图3(c)所示为磁芯轴的形成，结构4为包裹绝缘层的磁芯轴棒。采用电镀的方法。先沉积一层粘附层和种子层，之后进行电镀，粘附层材料选用Ti等。种本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.集成磁芯的自卷曲电感，其特征在于：包含衬底(1)、磁芯(2)、结构层下层薄膜(3)、结构层上层薄膜(4)和金属走线(5)；其中，结构层下层薄膜(3)、结构层上层薄膜(4)和金属走线(5)自下而上顺序堆叠于衬底(1)上；磁芯(2)沉积在结构层上层薄膜(4)端部；磁芯(2)被绝缘层包裹，用于隔绝磁芯与外部金属走线；结构层下层薄膜(3)与结构层上层薄膜(4)共同组成双晶片卷曲薄膜系统，两层薄膜应力相反，下层薄膜为负应力，上层薄膜为正应力，确保结构释放后薄膜向上卷曲；当集成磁芯自卷曲电感装置的衬底部分被刻蚀后，结构层薄膜失去来自衬底的固定约束，在残余应力的作用下发生形变卷曲；金属走线(5)用于传输电信号。2.如权利要求1所述集成磁芯的自卷曲电感，其特征在于：所述衬底(1)为单晶Si材料或蓝宝石材料；磁芯(2)为Fe、C...

【专利技术属性】
技术研发人员：杨恒张，谢会开，曹英超，丁英涛，严阳阳，单崇书，
申请(专利权)人：北京理工大学重庆微电子研究院，
类型：发明
国别省市：