利用电阻层前置降低钨选择性生长难度的方法技术

本发明专利技术提供一种利用电阻层前置降低钨选择性生长难度的方法，提供衬底；在第一层间介质层、金属栅结构上依次形成自下而上依次堆叠的第一保护层、绝缘层、电阻层和第二保护层，利用光刻和刻蚀使得第二保护层和电阻层保留在栅极电阻区形成栅极电阻结构，之后利用淀积、研磨形成覆盖栅极电阻结构的第二层间介质层；利用光刻、刻蚀分别形成与电阻层、金属栅结构、源、漏区连通的接触孔；形成覆盖接触孔表面的钛层和位于钛层上的氮化钛层，之后退火在源、漏区与钛层的接触面形成TiSi层，之后利用淀积、研磨在接触孔上形成钴金属层。本发明专利技术解决了由于钨选择性生长不均匀性造成器件电性失配的问题。配的问题。配的问题。

【技术实现步骤摘要】
利用电阻层前置降低钨选择性生长难度的方法


[0001]本专利技术涉及半导体
，特别是涉及一种利用电阻层前置降低钨选择性生长难度的方法。

技术介绍

[0002]通孔(via)填充是现在先进制程半导体技术的难点之一。随着尺寸的微缩，从28nm技术节点平面器件到14nm技术节点的FinFET三维器件，再到7nm/5nm技术节点FinFET器件，半导体器件的尺寸越来越小，带来的是中段接触孔(contact)和后段连线的尺寸越来越小，特别是通孔的曝光、刻蚀和填充都变得越来越难。为了降低连线电阻也为了进一步提高沟槽和通孔的填充能力，接触孔和通孔的填充从最初的Al，CU，W，进一步到现在的Co，技术难度越来越大。
[0003]从7nm FinFET技术开始，前层接触孔填充采用Co，后层通孔填充采用W，替换掉原来的接触孔填充采用W，通孔和金属层采用Cu填充的工艺。上述工艺会显著的降低接触电阻和连线电阻，降低RC(电容电阻)参数，提高器件的性能。
[0004]针对接触孔、沟槽和通孔的填充，现有技术有两种方法，一种是采用Selective W(钨选择性生长)填充的方法。前层接触孔采用电镀填满Co之后，后层通孔的生长基于Co，在Co上选择性生长，从下往上的生长方法来填满沟槽和通孔。显著的改善了通孔和沟槽的填充能力。并且上述方法不采用Ti和TiN作为通孔和沟槽与介质层之间的隔离层和粘附层，显著的降低了阻值。
[0005]采用钨选择性生长填充的一个显著的问题是由于没有Ti和TiN作为W与介质层(SiO2)的隔离层和粘附层，填充的W与SiO2接触的界面性能很差，会被后续的CMP(化学机械平坦化研磨)的研磨液轻易的沿着两者的缝隙渗入，研磨液具有一定腐蚀性，会显著破坏W的填充，甚至进一步破坏底下的接触孔填充。造成连接的短路。另一方面，钨选择性生长在其他材料上生长速度过慢，容易造成部分生长部分未生长的现象，进而造成电性上失配。
[0006]另一种通孔填充的方法采用Ti和TiN作为隔离层和粘附层，然后采用CVD的方法现长一层种子层，然后再快速沉积主体层。第二种方法与14nm以及28nm技术节点的工艺是一致的，但是由于Ti和TiN的阻值远高于Co和W导线的电阻(几十倍到几百倍)，存在上述层会明显增大阻值。
[0007]为解决上述问题，需要提出一种新型的利用电阻层前置降低钨选择性生长难度的方法。

技术实现思路

[0008]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种利用电阻层前置降低钨选择性生长难度的方法，用于解决现有技术中半导体器件的尺寸越来越小，带来的是中段接触孔(contact)和后段连线的尺寸越来越小，特别是通孔的曝光、刻蚀和填充都变得越来越难。为了降低连线电阻也为了进一步提高沟槽和通孔的填充能力，接触孔和通孔的填
充从最初的Al，CU，W，进一步到现在的Co，技术难度越来越大，需要一种新型的钨选择生长工艺的问题。
[0009]为实现上述目的及其他相关目的，本专利技术提供一种利用电阻层前置降低钨选择性生长难度的方法，包括：
[0010]步骤一、提供衬底，在所述衬底上形成有第一层间介质层，所述第一层间介质层上形成有凹槽，所述凹槽中形成有金属栅结构，所述金属栅结构两侧的所述衬底上利用离子注入形成有源、漏区；
[0011]步骤二、在所述第一层间介质层、所述金属栅结构上依次形成自下而上依次堆叠的第一保护层、绝缘层、电阻层和第二保护层，利用光刻和刻蚀使得所述第二保护层和所述电阻层保留在栅极电阻区形成栅极电阻结构，之后利用淀积、研磨形成覆盖所述栅极电阻结构的第二层间介质层；
[0012]步骤三、利用光刻、刻蚀分别形成与所述电阻层、所述金属栅结构、所述源、漏区连通的接触孔；
[0013]步骤四、形成覆盖所述接触孔表面的钛层和位于所述钛层上的氮化钛层，之后退火在所述源、漏区与所述钛层的接触面形成TiSi层，之后利用淀积、研磨在所述接触孔上形成钴金属层；
[0014]步骤五、形成覆盖所述钴金属层、所述第二层间介质层的第三保护层和位于所述第三保护层上的第三层间介质层，之后利用光刻、刻蚀在所述第三层间介质层及其下方的所述第三保护层上形成与所述钴金属层连通的通孔；
[0015]步骤六、利用淀积、研磨在所述通孔中形成钨金属层。
[0016]优选地，步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。
[0017]优选地，步骤一中的所述第一层间介质层的材料为二氧化硅。
[0018]优选地，步骤一中的所述金属栅结构由自下而上依次堆叠的栅氧化层、高K介质层、隔离层、功函数金属层和金属栅层组成。
[0019]优选地，步骤二中的所述第一保护层的材料为利用原子层沉积形成的氮化硅。
[0020]优选地，步骤二中所述绝缘层的材料为二氧化硅。
[0021]优选地，步骤二中所述电阻层的材料为氮化钛。
[0022]优选地，步骤二中所述第二保护层的材料为利用化学气相沉积形成的氮化硅。
[0023]优选地，步骤二中所述第二层间介质层的材料为二氧化硅。
[0024]优选地，步骤四中所述利用淀积、研磨在所述接触孔上形成钴金属层的方法包括：利用电镀的方法在所述接触孔上形成钴种子层；之后在所述钴种子层上继续生长形成覆盖所述接触孔的所述钴金属层；利用化学机械平坦化的研磨方法研磨所述钴金属层至目标厚度。
[0025]优选地，步骤五中的所述第三层间介质层的材料为二氧化硅。
[0026]优选地，步骤五中的所述第三保护层的材料为氮化硅。
[0027]如上所述，本专利技术的利用电阻层前置降低钨选择性生长难度的方法，具有以下有益效果：
[0028]本专利技术先通过M0接到栅极电阻结构上，V0在接到M0上，钨选择性生长可以很好的在M0的Co金属上生长，因此可以显著的降低钨选择性生长工艺引入的缺陷，解决由于钨选
择性生长不均匀性造成器件电性失配的问题。
附图说明
[0029]图1显示为本专利技术的工艺流程示意图；
[0030]图2显示为本专利技术的衬底及其上的金属栅结构示意图；
[0031]图3显示为本专利技术的形成自下而上依次堆叠的第一保护层、绝缘层、电阻层和第二保护层示意图；
[0032]图4显示为本专利技术的利用光刻和刻蚀保留位于栅极电阻区的栅极电阻结构示意图；
[0033]图5显示为本专利技术的形成第二层间介质层示意图；
[0034]图6显示为本专利技术的形成接触孔示意图；
[0035]图7显示为本专利技术的形成隔离层和粘附层示意图；
[0036]图8显示为本专利技术的形成钴金属层示意图；
[0037]图9显示为本专利技术的研磨钴金属层示意图；
[0038]图10显示为本专利技术的形成第三保护层和第三层间介质层示意图；
[0039]图11显示为本专利技术的形成通孔示意图；
[0040]图12显示为本专利技术的形成钨金属层示意图；
[0041]图13本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种利用电阻层前置降低钨选择性生长难度的方法，其特征在于，至少包括：步骤一、提供衬底，在所述衬底上形成有第一层间介质层，所述第一层间介质层上形成有凹槽，所述凹槽中形成有金属栅结构，所述金属栅结构两侧的所述衬底上利用离子注入形成有源、漏区；步骤二、在所述第一层间介质层、所述金属栅结构上依次形成自下而上依次堆叠的第一保护层、绝缘层、电阻层和第二保护层，利用光刻和刻蚀使得所述第二保护层和所述电阻层保留在栅极电阻区形成栅极电阻结构，之后利用淀积、研磨形成覆盖所述栅极电阻结构的第二层间介质层；步骤三、利用光刻、刻蚀分别形成与所述电阻层、所述金属栅结构、所述源、漏区连通的接触孔；步骤四、形成覆盖所述接触孔表面的钛层和位于所述钛层上的氮化钛层，之后退火在所述源、漏区与所述钛层的接触面形成TiSi层，之后利用淀积、研磨在所述接触孔上形成钴金属层；步骤五、形成覆盖所述钴金属层、所述第二层间介质层的第三保护层和位于所述第三保护层上的第三层间介质层，之后利用光刻、刻蚀在所述第三层间介质层及其下方的所述第三保护层上形成与所述钴金属层连通的通孔；步骤六、利用淀积、研磨在所述通孔中形成钨金属层。2.根据权利要求1所述的利用电阻层前置降低钨选择性生长难度的方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。3.根据权利要求1所述的利用电阻层前置降低钨选择性生长难度的方法，其特征在于：步骤一中的所述第一层间介质层的材料为二氧化硅。4.根据权利要求1所述的利用电阻层前置降低钨选择性生长难度的方法...

【专利技术属性】
技术研发人员：徐文胜，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：