半导体器件制造技术

一种半导体器件包括包含有源区的衬底、字线结构、在衬底上的位线结构、以及配置为将有源区的第一杂质区与位线结构电连接的位线接触图案。该半导体器件包括在位线结构的侧壁上的存储节点接触，存储节点接触电连接到有源区的第二杂质区。该半导体器件包括在位线结构的侧壁上的间隔物结构，间隔物结构在位线接触图案的侧壁上，间隔物结构包括围绕下部的侧表面的下间隔物结构和设置在上部的侧表面上的上间隔物结构。该半导体器件包括电连接到存储节点接触的电容器结构。点接触的电容器结构。点接触的电容器结构。

【技术实现步骤摘要】
半导体器件


[0001]一个或更多个示例实施方式涉及半导体器件。

技术介绍

[0002]随着电子工业的发展和用户的需求，电子器件已在尺寸上变得更小并且在性能上变得更高。因此，用于电子器件的半导体器件也被期望或要求具有高集成度和高性能。为了制造高性能半导体器件，对用于形成间隔物结构的技术存在需求，该间隔物结构被优化以将相邻的导电结构彼此间隔开。

技术实现思路

[0003]一些示例实施方式提供了具有改善的电特性的半导体器件。
[0004]根据本专利技术构思的一些示例实施方式，一种半导体器件包括包含有源区的衬底、在第一水平方向上延伸的字线结构和在衬底上的位线结构，位线结构在第二水平方向上延伸，第二水平方向与第一水平方向交叉。该半导体器件包括位线接触图案，位线接触图案配置为将有源区的第一杂质区与位线结构电连接，位线接触图案包括下部和上部，上部在第一水平方向上具有比下部的宽度窄的宽度。该半导体器件包括在位线结构的侧壁上的存储节点接触，存储节点接触电连接到有源区的第二杂质区。该半导体器件包括在位线结构的侧壁上的间隔物结构，间隔物结构在位线接触图案的侧壁上，间隔物结构包括围绕下部的侧表面的下间隔物结构和设置在上部的侧表面上的上间隔物结构，位线结构的侧壁在下间隔物结构上，下间隔物结构的上端在与存储节点接触的下端的水平相同或比存储节点接触的下端的水平低的水平。该半导体器件包括电连接到存储节点接触的电容器结构。
[0005]根据本专利技术构思的另一示例实施方式，一种半导体器件包括包含有源区的衬底、在衬底中在第一水平方向上延伸的字线结构、在衬底上的多个导电垫、配置为将所述多个导电垫彼此间隔开的绝缘图案、以及在所述多个导电垫和绝缘图案上的位线结构，位线结构在第二水平方向上延伸，第二水平方向与第一水平方向交叉。该半导体器件包括配置为将有源区的第一杂质区与位线结构电连接的位线接触图案和在位线结构的侧壁上的存储节点接触，存储节点接触与所述多个导电垫接触并电连接到有源区的第二杂质区。该半导体器件包括在位线结构的侧壁上以及在位线接触图案的侧壁上的间隔物结构，间隔物结构包括围绕位线接触图案的侧表面的一部分的下间隔物结构和在存储节点接触与位线结构之间的上间隔物结构，下间隔物结构的上端在比所述多个导电垫的上表面的水平低的水平。该半导体器件包括电连接到存储节点接触的电容器结构。
[0006]根据本专利技术构思的另一示例实施方式，一种半导体器件包括在衬底上的多个导电垫、配置为穿过所述多个导电垫并将所述多个导电垫彼此间隔开的绝缘图案、在所述多个导电垫和绝缘图案上的阻挡图案、以及配置为在衬底上穿过所述多个导电垫和绝缘图案的位线接触图案，位线接触图案电连接到衬底。该半导体器件包括：与所述多个导电垫接触的存储节点接触；配置为将位线接触图案和所述多个导电垫彼此间隔开的下间隔物结构，下
间隔物结构的上端在比所述多个导电垫的上表面的水平低的水平；以及配置为将位线接触图案和存储节点接触彼此间隔开的上间隔物结构。
附图说明
[0007]本专利技术构思的以上及其他示例实施方式将从以下结合附图的详细描述被更清楚地理解，附图中：
[0008]图1是根据一些示例实施方式的半导体器件的示意性平面图；
[0009]图2是根据一些示例实施方式的半导体器件的示意性截面图；
[0010]图3是根据一些示例实施方式的半导体器件的局部放大截面图；
[0011]图4是根据一些示例实施方式的半导体器件的局部放大截面图；
[0012]图5是根据一些示例实施方式的半导体器件的局部放大截面图；
[0013]图6是根据一些示例实施方式的半导体器件的示意性截面图；
[0014]图7是根据一些示例实施方式的半导体器件的示意性截面图；
[0015]图8是根据一些示例实施方式的半导体器件的示意性截面图；
[0016]图9是根据一些示例实施方式的半导体器件的示意性截面图；以及
[0017]图10A、图10B、图10C、图10D、图10E、图10F、图10G、图10H、图10I、图10J和图10K是示出根据一些示例实施方式的制造半导体器件的方法的示意性截面图。
具体实施方式
[0018]在下文中，参照附图描述一些示例实施方式。
[0019]图1是根据一些示例实施方式的半导体器件的示意性平面图。
[0020]图2是根据一些示例实施方式的半导体器件的示意性截面图。图2是沿着图1的线I
‑
I'和II
‑
II'截取的截面图。
[0021]图3是根据一些示例实施方式的半导体器件的局部放大截面图。图3示出了图2的区域“A”的放大视图。
[0022]参照图1至图3，半导体器件100可以包括：包括有源区ACT的衬底101；掩埋在衬底101中并在其中延伸的字线结构WLS，字线结构WLS包括字线WL；在衬底101上延伸以与字线结构WLS交叉的位线结构BLS，位线结构BLS包括位线BL；在位线结构BLS的相反侧的间隔物结构SS；设置在位线结构BLS的上部上的电容器结构CAP；将位线结构BLS和有源区ACT彼此电连接的位线接触图案DC；将电容器结构CAP和有源区ACT彼此电连接的存储节点接触160；将存储节点接触160和电容器结构CAP彼此电连接的着落垫LP；以及设置在位线结构BLS上的盖绝缘层180。半导体器件100可以进一步包括限定有源区ACT的器件隔离层110、在衬底101上的阻挡图案130、在存储节点接触160上的金属
‑
半导体层165和在位线结构BLS之间的绝缘图案。半导体器件100可以应用于例如动态随机存取存储器(DRAM)的单元阵列，但示例实施方式不限于此。
[0023]衬底101可以具有在X方向和Y方向上延伸的上表面。衬底101可以包括半导体材料，诸如IV族半导体、III
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V族化合物半导体或II
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VI族化合物半导体，但示例实施方式不限于此。例如，IV族半导体可以包括硅、锗或硅
‑
锗。衬底101可以是硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅
‑
锗衬底或包括外延层的衬底，但示例实施方式不
限于此。
[0024]有源区ACT可以由器件隔离层110限定。有源区ACT可以具有条形，并且可以在衬底101中设置为具有在一方向(例如，W方向)上延伸的岛形。W方向可以是相对于字线WL的延伸方向和位线BL的延伸方向倾斜的方向。有源区ACT可以与位线结构BLS和/或字线结构WLS交叉。
[0025]有源区ACT可以包括具有距衬底101的上表面的期望的(或可选地，预定的)深度的第一杂质区105a和第二杂质区105b。第一杂质区105a和第二杂质区105b可以彼此间隔开。第一杂质区105a和第二杂质区105b可以用作晶体管的源极区和漏极区。例如，漏极区可以形成在与一个有源区ACT交叉的两条字线WL之间，源极区可以形成在所述两条本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：衬底，包括有源区；字线结构，在第一水平方向上延伸；在所述衬底上的位线结构，所述位线结构在第二水平方向上延伸，所述第二水平方向与所述第一水平方向交叉；位线接触图案，配置为将所述有源区的第一杂质区与所述位线结构电连接，所述位线接触图案包括下部和上部，所述上部在所述第一水平方向上具有比所述下部的宽度窄的宽度；存储节点接触，在所述位线结构的侧壁上，所述存储节点接触电连接到所述有源区的第二杂质区；间隔物结构，在所述位线结构的所述侧壁上，所述间隔物结构在所述位线接触图案的侧壁上，所述间隔物结构包括围绕所述下部的侧表面的下间隔物结构和设置在所述上部的侧表面上的上间隔物结构，所述位线结构的所述侧壁在所述下间隔物结构上，所述下间隔物结构的上端在与所述存储节点接触的下端的水平相同或比所述存储节点接触的所述下端的所述水平低的水平；以及电容器结构，电连接到所述存储节点接触。2.根据权利要求1所述的半导体器件，其中所述下间隔物结构的所述上端的所述水平高于所述位线接触图案的所述下部。3.根据权利要求1所述的半导体器件，其中所述下间隔物结构包括围绕所述下部的所述侧表面的第一下间隔物和围绕所述第一下间隔物的外侧表面的第二下间隔物。4.根据权利要求1所述的半导体器件，其中所述下间隔物结构与所述存储节点接触间隔开，以及所述上间隔物结构延伸到所述下间隔物结构和所述存储节点接触之间的空间。5.根据权利要求1所述的半导体器件，进一步包括：在所述存储节点接触上的着落垫，所述着落垫配置为将所述存储节点接触与所述电容器结构电连接，其中所述上间隔物结构从所述位线结构和所述存储节点接触之间的空间延伸到所述位线结构和所述着落垫之间的空间。6.根据权利要求1所述的半导体器件，进一步包括：多个导电垫，在所述衬底上；绝缘图案，配置为将所述多个导电垫彼此间隔开；以及阻挡图案，在所述多个导电垫和所述绝缘图案上，其中所述存储节点接触配置为穿过所述阻挡图案以接触所述多个导电垫。7.根据权利要求6所述的半导体器件，其中所述下间隔物结构的所述上端的所述水平低于所述多个导电垫的上表面的水平。8.根据权利要求6所述的半导体器件，其中所述上间隔物结构与所述多个导电垫接触。9.根据权利要求1所述的半导体器件，其中所述下间隔物结构的上表面的第一部分在比所述下间隔物结构的所述上表面的第二部分高的水平，所述第一部分比所述第二部分更远离所述位线接触图案。
10.根据权利要求9所述的半导体器件，其中所述下间隔物结构的所述上表面限定凹入形状。11.根据权利要求9所述的半导体器件，其中所述下间隔物结构的所述上表面限定凸起形状。12.根据权利要求1所述的半导体器件，其中所述上间隔物结...

【专利技术属性】
技术研发人员：李基硕，尹灿植，金根楠，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：