分布式节点的高精度同步授时系统技术方案

本发明专利技术公开了一种分布式节点高精度同步系统，系统由GPS/北斗模块，AD9361接收/发送模块，FPGA主控模块组成。利用GPS/北斗授时信息建立系统的基础同步时序，主节点FPGA主控模块在基础同步时序的上升沿利用AD9361接收/发送模块发送细同步序列，从节点由AD9361接收/发送模块接收细同步序列并产生本地细同步序列，并由FPGA主控模块计算主节点与从节点同步序列的时延差，最后利用时延差修正从节点的授时基准，实现分布式节点间的高精度时间同步，各节点间的同步误差能控制在2ns内。节点间的同步误差能控制在2ns内。节点间的同步误差能控制在2ns内。

【技术实现步骤摘要】
分布式节点的高精度同步授时系统


[0001]本专利技术涉及电子信息
，具体来说，涉及分布式节点的高精度同步授时系统。

技术介绍

[0002]在时差定位系统中，各个节点分散布设，各节点之间的距离通常在1km到几km，甚至更远，此时无法采用有线分路的方式来实现各节点间的同步采集。此时通常采用GPS/北斗模块来实现各节点间的同步采集，但是由于各个模块间的同步误差通常10ns以上，导致无法实现高精度的同步采集，从而导致定位误差增加。

技术实现思路

[0003]针对相关技术中的上述技术问题，本专利技术提出分布式节点的高精度同步授时系统，包括同步授时程序和硬件系统；
[0004]同步授时程序包括系统守时和同步误差校正两个模块；
[0005]系统守时通过串口获取GPS/北斗的时间信息作为系统的基础时间信息，在基础时间上通过对高精度晶振进行计数来更新系统时间；
[0006]同步误差校正模块利用同步误差计算方法计算主从节点的同步误差，利用获取的同步误差对系统时间进行校正得到高精度同步系统时间；
[0007]硬件系统括FPGA主电路，信号接收/发射电路，时间基准电路，时钟驱动电路；
[0008]FPGA主电路包括Altera Cyclone V FPGA主芯片，EPCS芯片的配置电路，采用LTC3608，LTC3600以及TPS54314的DC
‑
DC电路；
[0009]信号接收/发射电路包括AD9361主芯片，CLM
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83和TCM1
‑
AX芯片的接收调理电路，包含TC1
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13和PGA
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102+的发射整形电路，采用ADP1755和ADP150的DC
‑
DC电路；
[0010]时间基准电路包括GPS/北斗模块GPS15L和包含TPS54314的DC
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DC电路；
[0011]时钟驱动电路包括高精度晶振VCTCXO
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40和CDCLVC1104PWR时钟分配电路；
[0012]FPGA主电路通过RS232串口与时间基准电路相连,以获取系统基准时间；通过SPI口、LVDS接口和自定义并口与信号接收/发射电路相连，SPI口实现参数设置及LVDS接口实现采集数据的接收；自定义并口实现将发送数据输入至信号接收/发射电路；
[0013]时钟驱动电路通过时钟分配网络与FPGA主电路、信号接收/发射电路相连，为FPGA主电路、信号接收/发射电路提供时钟源；
[0014]本专利技术的有益效果：分布式节点的高精度同步授时系统，利用GPS/北斗授时信息建立系统的基础同步时序，主节点FPGA主控模块在基础同步时序的上升沿利用AD9361接收/发送模块发送细同步序列，从节点由AD9361接收/发送模块细同步序列并产生本地细同步序列，并由FPGA主控模块计算主节点与从节点同步序列的时延差，最后利用时延差修正从节点的授时基准，实现分布式节点间的高精度时间同步，各节点间的同步误差能控制在2ns内。
附图说明
[0015]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0016]图1是本专利技术分布式节点的高精度同步授时系统工作原理框图。
[0017]图2是本专利技术主控电路供电电路图。
[0018]图3是本专利技术主控电路配置电路图。
[0019]图4是本专利技术信号接收/发射模块AD9361电路图。
[0020]图5是本专利技术信号接收/发射模块供电电路图。
[0021]图6是本专利技术时间基准电路电路图。
[0022]图7是本专利技术时钟驱动电路电路图。
[0023]图8是本专利技术主控电路与信号接收/发射电路，时间基准电路接口关系图。
具体实施方式
[0024]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本专利技术保护的范围。
[0025]本专利技术提出分布式节点的高精度同步授时系统，包括同步授时程序和硬件系统；
[0026]同步授时程序包括系统守时和同步误差校正两个模块；
[0027]系统守时通过串口获取GPS的时间信息作为系统的基础时间信息t0，在基础时间上通过对高精度晶振进行计数N0，根据N0来更新系统时间t0+N0/f
o
，f0为计数频率；
[0028]同步误差校正模块利用在基础同步时序的上升沿产生的细同步序列与接收到的同步序列进行相关运算，确定主节点与从节点的同步序列的延时Δτ，最后利用延时修正从节点的授时基准，得到高精度同步系统时间t0+N0/f
o
‑
Δτ；
[0029]硬件系统括FPGA主电路，信号接收/发射电路，时间基准电路，时钟驱动电路；
[0030]FPGA主电路包括供电电路，配置电路和FPGA芯片。具体地，将5V输入电源分别经TPS54628、LTC3600、TPS54314、LTC3608转为3.3V、2.5V、1.8V、1.1V作为Cyclone 5CEFA9FI7芯片的电源输入，如图2所示；在FPGA主电路外围使用1uF和10uF的贴片电容作为滤波电路；采用EPCS128芯片存储FPGA的配置程序，在上电时将程序导入FPGA中执行如图3所示；
[0031]信号接收/发射电路包括AD9361芯片、信号调理电路、信号整形电路、供电电路。具体地，包含CLM
‑
83和TCM1
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AX芯片的接收调理电路，包含TC1
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13和PGA
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102+的发射整形电路，如图4所示；采用ADP150 DC
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DC电路将3.3V转为1.8V，采用ADP1755 DC
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DC电路将1.8V转为1.3V为AD9361芯片供电，如图5所示；
[0032]时间基准电路包括GPS/北斗模块GPS15L、串口电平转换电路MAX3232EEAE和包含TPS54628的DC
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DC电路，具体地，TPS54628将5V输入电源转为3.3V为GPS/北斗模块GPS15L供电，MAX3232EEAE将232电平转换为LVTTL电平，如图6所示；
[0033]时钟驱动电路包括高精度晶振VCTCXO
‑
40.0000和CDCLVC1104PWR时钟分配电路；
具体地，CDCLVC1104PWR时钟输出为Cyclone 5CEFA9FI7芯片和信号接收/发射电路的AD9361芯片提供时钟驱动，如本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.分布式节点的高精度同步授时系统，其特征在于：包括同步授时程序和硬件系统；同步授时程序包括系统守时和同步误差校正两个模块；系统守时通过串口获取GPS/北斗的时间信息作为系统的基础时间信息，在基础时间上通过对高精度晶振进行计数来更新系统时间；同步误差校正模块利用同步误差计算方法计算主从节点的同步误差，利用获取的同步误差对系统时间进行校正得到高精度同步系统时间；硬件系统包括FPGA主电路，信号接收/发射电路，时间基准电路，时钟驱动电路；FPGA主电路通过RS232串口与时间基准电路相连,以获取系统基准时间；通过SPI口、LVDS接口和自定义并口与信号接收/发射电路相连，SPI口实现参数设置，LVDS接口实现采集数据的接收；自定义并口实现将发送数据输入至信号接收/...

【专利技术属性】
技术研发人员：王长生，刘水维，张力秋，张香丽，王兴权，
申请(专利权)人：赣南师范大学，
类型：发明
国别省市：