半导体电路制造技术

根据本公开的一方面的半导体电路包括存储k位数据和针对k位数据的m位纠错数据的非易失性的锁存电路。失性的锁存电路。失性的锁存电路。

【技术实现步骤摘要】
【国外来华专利技术】半导体电路


[0001]本公开涉及一种半导体电路。

技术介绍

[0002]从生态学的观点来看，期望电子设备具有低电力消耗。例如，对于半导体电路，所谓的功率门控技术通常被使用，其中通过选择性地停止对一些电路的电力供应来降低电力消耗。期望以这种方式停止电力供应的电路紧接在电力供应重新启动之后返回到电力供应尚未停止的操作状态。实现这样的短时间返回操作的一种方法是在电路中并入非易失性存储器。非易失性存储器的示例包括MTJ(磁隧道结)元件。
[0003]要注意，例如在专利文献1和2中公开了非易失性存储器被并入的半导体电路。
[0004]引文列表
[0005]专利文献
[0006]PTL 1：日本未审查专利申请公开No.2019
‑
50068
[0007]PTL 2：日本未审查专利申请公开No.2017
‑
197486

技术实现思路

[0008]顺便提及，在并入了非易失性存储器的半导体电路中，由于某种原因，在休眠时间期间保持的数据可能被反转，在一些情况下导致错误数据。因此，期望提供高度容错的半导体电路。
[0009]根据本公开的实施例的半导体电路包括存储k位数据和针对k位数据的m位纠错数据的非易失性的锁存电路。
[0010]根据本公开的实施例的半导体电路包括存储k位数据和针对k位数据的m位纠错数据的非易失性的锁存电路。这使得在电力供应停止之后、当电力供应重新启动时可以返回到电力供应尚未停止的操作状态。此外，即使在电力供应停止期间(在休眠时间期间)由于某种原因保持的数据变为错误数据的情况下，也可以通过纠错以正确的数据返回到电力供应尚未停止的操作状态。
附图说明
[0011][图1]图1是图示根据本公开的第一实施例的半导体电路的功能块的示例的图。
[0012][图2]图2是图示图1的第一FF电路的电路配置的示例的图。
[0013][图3]图3是图示图1的第二FF电路的电路配置的示例的图。
[0014][图4]图4是图示图1的半导体电路中的存储操作的定时图的示例的图。
[0015][图5]图5是图示图1的半导体电路中的恢复操作的定时图的示例的图。
[0016][图6]图6是图示图1的半导体电路中的存储操作的定时图的示例的图。
[0017][图7]图7是图示图1的半导体电路中的恢复操作的定时图的示例的图。
[0018][图8]图8是图示根据本公开的第二实施例的半导体电路的功能块的示例的图。
[0019][图9]图9是图示图8的半导体电路中的ECC编码器和ECC解码器的电路配置的示例的图。
[0020][图10]图10是图示图8的半导体电路中的ECC编码器和ECC解码器的电路配置的示例的图。
[0021][图11]图11是图示根据本公开的第三实施例的半导体电路的功能块的示例的图。
[0022][图12]图12是图示图11的FF电路的电路配置的示例的图。
[0023][图13]图13是图示图11的从锁存电路的电路配置的示例的图。
[0024][图14]图14是图示图11的半导体电路中的恢复操作的定时图的示例的图。
[0025][图15]图15是图示根据本公开的第四实施例的半导体电路的功能块的示例的图。
[0026][图16]图16是图示图15的半导体电路中的操作过程的示例的图。
[0027][图17]图17是图示图15的半导体电路中的操作过程的示例的图。
具体实施方式
[0028]下面参考附图详细描述本公开的实施例。然而，以下描述的实施例仅仅是示例，并不旨在排除以下未明确描述的各种修改和技术的应用。在不脱离本技术的范围的情况下，可以对本技术进行各种修改(例如，实施例的组合)。此外，在下面的附图说明中，相同或相似的部分通过相同或相似的符号表示。附图是示意性的，并且不一定对应于实际的大小、比例等。在某些情况下，图纸还可能包括大小关系和比例不同的部分。
[0029]<1.第一实施例>
[0030][配置][0031]图1图示了根据本公开的第一实施例的半导体电路1的功能块的示例。半导体电路1是存储信息的电路。在半导体电路1中，控制器控制数据的读取和写入。例如，控制器基于从外部供应的写入命令和写入数据将信息写入半导体电路1，并且基于从外部供应的读取命令从半导体电路1读取信息。控制器例如通过接通和关断电源晶体管来控制对半导体电路1的电力供应。在半导体电路1要被使用的情况下，控制器接通电源晶体管，并且向半导体电路1供应电源电压。在半导体电路1不被使用的情况下，控制器关断电源晶体管。半导体电路1能够通过这样的功率门控来降低电力消耗。
[0032]如图1所示，半导体电路1例如包括k个第一FF(触发器)电路10(10(0)、10(1)、
…
、10(k
‑
1))和m个第二FF电路20(20(0)、20(1)、
…
、20(m
‑
1))。如图1所示，半导体电路1还包括例如ECC(纠错码)编码器30、ECC解码器40和输出电路50。
[0033]k位(bit)数据D[k
‑
1:0]被输入到ECC编码器30。k位数据D[k
‑
1:0]是从外部输入到半导体电路1的数据。ECC编码器30对输入的k位数据D[k
‑
1:0]编码。ECC编码器30基于k位数据D[k
‑
1:0]生成m位ECC奇偶校验数据Dp[m
‑
1:0]。m位ECC奇偶校验数据Dp[m
‑
1:0]是针对k位数据D[k
‑
1:0]的m位纠错数据。此外，ECC编码器30将生成的m位ECC奇偶校验数据Dp[m
‑
1:0]添加到k位数据D[k
‑
1:0]，从而生成n(＝k+m)位数据(数据信号Din[n
‑
1:0])。ECC编码器30将生成的n位数据信号Din[n
‑
1:0]输出到k个第一FF电路10和m个第二FF电路20。具体地，ECC编码器30将k位数据信号Din[k
‑
1:0]输出到k个第一FF电路10并且将m位数据信号Din[n
‑
1:k]输出到m个第二FF电路20。
[0034]k位数据信号Din[k
‑
1:0]、时钟信号CLK和控制信号SR被输入到k个第一FF电路10。
k个第一FF电路10存储要输入的k位数据信号Din[k
‑
1:0]。k位数据信号Din[k
‑
1:0]中的1位数据信号、时钟信号CLK和控制信号SR被输入到每个第一FF电路10。每个第一FF电路10存储k位数据信号Din[k
‑
1:0]中的1位数据信号。k位数据(本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体电路，包括非易失性的锁存电路，所述非易失性的锁存电路存储k位数据和针对所述k位数据的m位纠错数据。2.根据权利要求1所述的半导体电路，其中所述非易失性的锁存电路包括k个主锁存电路、k个第一非易失性的从锁存电路、以及m个第二非易失性的从锁存电路，所述k个主锁存电路和所述k个第一非易失性的从锁存电路构成k个触发器电路，所述k个第一非易失性的从锁存电路存储所述k位数据，以及所述m个第二非易失性的从锁存电路存储所述m位纠错数据。3.根据权利要求2所述的半导体电路，还包括在所述k个主锁存电路和所述k个第一非易失性的从锁存电路之间的ECC编码器，所述ECC编码器生成所述m位纠错数据，其中所述m个第二非易失性的从锁存电路存储由所述ECC编码器生成的所述m位纠错数据。4.根据权利要求3所述的半导体电路，还包括ECC解码器，所述ECC解码器通过使用要从所述m个第二非易失性的从锁存电路输出的所述m位纠错数据来对要从所述k个第一非易失性的从锁存电路输出的所述k位数据执行解码。5.根据权利要求1所述的半导体电路，其中所述非易失性的锁存电路包括k个第一主锁存电路、k个第一非易失性的从锁存电路、m个第二主锁存电路、以及m个第二非易失性的从锁存电路，所述k个第一主锁存电路和所述k个第一非易失性的从锁存电路构成k个第一触发器电路，所述m个第二主锁存电路和所述m个第二非易失性的从锁存电路构成m个第二触发器电路，所述k个第一非易失性的从锁存电路存储所述k位数据，以及所述m个第二非易失性的从锁存电路存储所述m位纠错数据。6.根据权利要求5所述的半导体电路，还包括ECC编码器，所述ECC编码器生成所述m位纠错数据，其中所述m个第二非易失性的从锁存电路存储由所述ECC编码器生成的所述m位纠错数据。7.根据权利要求6所述的半导体电路，还包括ECC解码器，所述ECC解码器通过使用要从所述m个第二非易失性的从锁存电路输出的所述m位纠错数据来对要从所述k个第一非易失性的从锁存电路输出的所述k位数据执行解码。8.根据权利...

【专利技术属性】
技术研发人员：阪井垒，神田泰夫，濑上雅博，平贺启三，
申请(专利权)人：索尼半导体解决方案公司，
类型：发明
国别省市：