一种下降沿触发器制造技术

本申请属于触发器技术领域，涉及一种下降沿触发器，包括：主锁存器单元、从锁存器单元、第一级时钟反相器单元以及第二级时钟反相器单元；主锁存器单元与从锁存器单元相连，主锁存器单元和从锁存器单元还分别与输入端和输出端相连；第一级时钟反相器单元与第二级时钟反相器单元相连且均与主锁存器单元相连，第一级时钟反相器单元和第二级时钟反相器单元还分别与时钟端和从锁存器单元相连；第一级时钟反相器单元包括第一晶体管和第二晶体管，第二级时钟反相器单元包括第三晶体管和第四晶体管，第一晶体管和第三晶体管的尺寸分别小于第二晶体管和第四晶体管。本申请能够提升触发器的性能并降低触发器的功耗。的性能并降低触发器的功耗。的性能并降低触发器的功耗。

【技术实现步骤摘要】
一种下降沿触发器


[0001]本申请涉及集成电路领域，特别是涉及一种下降沿触发器。

技术介绍

[0002]随着社会信息化和人工智能的快速发展，高性能算力成为人类生产力和国家竞争力的重要基础。超级计算机正从后P级时代向E级迈进，并成为世界各大国竞相发展的下一个目标；目前人工智能应用对算力的需求增长速度已经超越了摩尔定律，斯坦福大学的研究发现，在2012年以后，人工智能对算力的需求每隔3.4个月就会翻倍，这一速度已经超越了摩尔定律(每隔18个月，芯片中的晶体管数目翻倍)。在摩尔定律放缓的今天，依靠先进工艺红利来提高芯片能效日趋困难，然而，碳中和的节能减排要求却日趋严厉。目前，国际上运算最快的超级计算机Supercomputer Fugaku运算芯片采用7nm制造工艺，峰值性能约为0.5Eflops，功耗约为30MW，双精度浮点计算能效比约为16Gflops/W。按照0.6元/度的电费计算，Supercomputer Fugaku每年的电费可达1.6亿元。
[0003]由此可见，高性能计算成本十分巨大！迫切需要先进的芯片设计来降低高性能计算成本，提高高性能计算的能效比。

技术实现思路

[0004]基于此，有必要针对上述技术问题，提供一种下降沿触发器，能够提升触发器的性能并降低触发器的功耗，从而降低高性能计算成本，提高高性能计算的能效比。
[0005]一种下降沿触发器，包括：主锁存器单元、从锁存器单元、第一级时钟反相器单元以及第二级时钟反相器单元；
[0006]所述主锁存器单元的一端与输入端相连，另一端与所述从锁存器单元相连；所述从锁存器单元的一端与所述主锁存器单元相连，另一端与输出端相连；
[0007]所述第一级时钟反相器单元的一端与时钟端相连，另一端与所述主锁存器单元以及所述第二级时钟反相器单元相连；所述第二级时钟反相器单元的一端与所述主锁存器单元以及所述第一级时钟反相器单元相连，另一端与所述从锁存器单元相连；
[0008]所述第一级时钟反相器单元包括第一晶体管和第二晶体管，所述第一晶体管的尺寸大于所述第二晶体管的尺寸；
[0009]所述第二级时钟反相器单元包括第三晶体管和第四晶体管，所述第三晶体管的尺寸小于所述第四晶体管的尺寸。
[0010]在一个实施例中，所述第一晶体管的栅极和所述第二晶体管的栅极均连接到时钟端作为第一级时钟反相器单元的输入，所述第一晶体管的源极接电源，所述第二晶体管的源极接地，所述第一晶体管的漏极和所述第二晶体管的漏极相连作为第一级时钟反相器单元的输出。
[0011]在一个实施例中，所述第三晶体管的栅极和所述第四晶体管的栅极相连作为第二级时钟反相器单元的输入，所述第三晶体管的源极接电源，所述第四晶体管的源极接地，所
述第三晶体管的漏极和所述第四晶体管的漏极相连作为第二级时钟反相器单元的输出。
[0012]在一个实施例中，所述第一晶体管以及所述第三晶体管均为PMOS晶体管。
[0013]在一个实施例中，所述第二晶体管以及所述第四晶体管均为NMOS晶体管。
[0014]在一个实施例中，所述主锁存器单元包括一个以上主锁存器，所述从锁存器单元包括一个以上从锁存器；
[0015]一个以上主锁存器并联，一个以上从锁存器并联，一个以上主锁存器与一个以上从锁存器一一对应，且每个主锁存器均与对应所述从锁存器相连。
[0016]一种同步电路，包括：发射触发器、捕获触发器、组合逻辑器以及时钟树；
[0017]所述时钟树分别与所述发射触发器的时钟端以及所述捕获触发器的时钟端相连，所述发射触发器的输出端通过所述组合逻辑器与所述捕获触发器的输入端相连；
[0018]所述发射触发器和所述捕获触发器均采用下降沿触发器。
[0019]上述下降沿触发器以及同步电路，可以降低触发器T
ck2q
，提升触发器的性能，并降低触发器的功耗。
附图说明
[0020]图1为一个实施例中一种下降沿触发器的示意图；
[0021]图2为一个实施例中另一种下降沿触发器的示意图；
[0022]图3为一个实施例中一种同步电路的示意图；
[0023]图4为一个实施例中触发器电路的仿真波形对比图。
具体实施方式
[0024]为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0025]需要说明，本申请实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
[0026]另外，在本申请中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多组”的含义是至少两组，例如两组，三组等，除非另有明确具体的限定。
[0027]在本申请中，除非另有明确的规定和限定，术语“连接”、“固定”等应做广义理解，例如，“固定”可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是物理连接或无线通信连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
[0028]另外，本申请各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种
技术方案的结合不存在，也不在本申请要求的保护范围之内。
[0029]本申请提供了一种下降沿触发器，在一个实施例中，包括：主锁存器单元、从锁存器单元、第一级时钟反相器单元以及第二级时钟反相器单元。
[0030]各单元之间的连接关系是：主锁存器单元的一端与输入端(即：数据输入端)相连，另一端与从锁存器单元相连；从锁存器单元的一端与主锁存器单元相连，另一端与输出端(即：数据输出端)相连；第一级时钟反相器单元的一端与时钟端相连，另一端与主锁存器单元以及第二级时钟反相器单元相连；第二级时钟反相器单元的一端与主锁存器单元以及第一级时钟反相器单元相连，另一端与从锁存器单元相连。
[0031]第一级时钟反相器单元包括第一晶体管和第二晶体管，第一晶体管的尺寸大于第二晶体管的尺寸。第一晶体管的栅极和第二晶体管的栅极均连接到时钟端作为第一级时钟反相器单元的输入，第一晶体管的源极接电源，第二晶体管的源极接地，第一晶体管的漏极和第二晶体管的漏本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种下降沿触发器，其特征在于，包括：主锁存器单元、从锁存器单元、第一级时钟反相器单元以及第二级时钟反相器单元；所述主锁存器单元的一端与输入端相连，另一端与所述从锁存器单元相连；所述从锁存器单元的一端与所述主锁存器单元相连，另一端与输出端相连；所述第一级时钟反相器单元的一端与时钟端相连，另一端与所述主锁存器单元以及所述第二级时钟反相器单元相连；所述第二级时钟反相器单元的一端与所述主锁存器单元以及所述第一级时钟反相器单元相连，另一端与所述从锁存器单元相连；所述第一级时钟反相器单元包括第一晶体管和第二晶体管，所述第一晶体管的尺寸大于所述第二晶体管的尺寸；所述第二级时钟反相器单元包括第三晶体管和第四晶体管，所述第三晶体管的尺寸小于所述第四晶体管的尺寸。2.根据权利要求1所述的下降沿触发器，其特征在于，所述第一晶体管的栅极和所述第二晶体管的栅极均连接到时钟端作为第一级时钟反相器单元的输入，所述第一晶体管的源极接电源，所述第二晶体管的源极接地，所述第一晶体管的漏极和所述第二晶体管的漏极相连作为第一级时钟反相器单元的输出。3.根据权利要求2所述的下降沿触发器，其特征在于，所述第三晶体管的...

【专利技术属性】
技术研发人员：吴振宇，刘必慰，池雅庆，宋睿强，黄东昌，梁斌，郭阳，杨益斌，吕灵慧，张沛，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：