一种脉冲锁存器和扫描链测试电路制造技术

本实用新型专利技术涉及锁存器技术领域,公开了一种脉冲锁存器和扫描链测试电路，脉冲锁存器包括第一锁存器、第二锁存器和多路选择器；第一锁存器的输出端与多路选择器的第一输入端电连接，多数选择器的第二输入端被配置于输入功能数据，多路选择器的切换端被配置于输入切换信号；多路选择器的输出端与第二锁存器的数据输入端电连接；在实际使用时，通过本实用新型专利技术的脉冲锁存器可以替代现有芯片设计中用到的寄存器，既能传输功能数据，也能传输测试数据，在没有改动锁存器的数据结构的情况下能够降低芯片使用过程中的动态功耗，另外其通用性较好，能够适用现有的EDA工具。能够适用现有的EDA工具。能够适用现有的EDA工具。

【技术实现步骤摘要】
一种脉冲锁存器和扫描链测试电路


[0001]本技术涉及锁存器
，具体涉及一种脉冲锁存器和扫描链测试电路。

技术介绍

[0002]随着SOC(system
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on
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chip片上系统)集成度越来越高，功耗已经成为芯片最重要的设计规格，效能比也成为几乎所有HPC/AI芯片的主要设计指标。其中芯片功耗分为静态功耗以及动态功耗，而动态功耗是芯片功耗中的主要功耗。对于动态功耗，寄存器和时钟树上的功耗又占据了大部分的动态功耗。而采用脉冲锁存器代替寄存器可以很好的降低寄存器和时钟树上的功耗。
[0003]目前芯片的主流设计方法都是基于寄存器的设计，而且相应的设计描述语言和EDA设计工具对寄存器结构都已经非常成熟。例如在图1所示的现有时序逻辑电路包括两种数据通路：其一为功能数据通路，数据由寄存器的Q输出端输出，经过组合逻辑到达下一级寄存器的D输入端。其二为测试数据通路，数据由寄存器的Q输出端输出，不经过组合逻辑直接连接到下一级的SI(scan input) 输入端。如果将寄存器替换为现有的脉冲锁存器结构，则会出现现有脉冲锁存器不兼容原有设计的问题。

技术实现思路

[0004]鉴于
技术介绍
的不足，本技术是提供了一种脉冲锁存器和扫描链测试电路，在降低芯片功耗的同时还能兼容原有电路设计。
[0005]为解决以上技术问题，第一方面本技术提供了一种脉冲锁存器，包括第一锁存器、第二锁存器和多路选择器；所述第一锁存器的输出端与所述多路选择器的第一输入端电连接，所述多路选择器的第二输入端被配置于输入功能数据，所述多路选择器的切换端被配置于输入切换信号；所述多路选择器的输出端与所述第二锁存器的数据输入端电连接。
[0006]在某种实施方式中，本技术还包括反相器，所述反相器的输入端被配置于输入测试时钟信号，所述反相器的输出端与所述第一锁存器的使能端电连接。
[0007]在某种实施方式中，所述多路选择器为两路选择器。
[0008]在某种实施方式中，所述第一锁存器的输出端是第一锁存器的Q输出端，所述第二锁存器的数据输入端是第二锁存器的D输入端。
[0009]在实际使用时，不向第一锁存器的D输入端输入测试数据、向多路选择器的第二输入端输入功能数据时，本技术的脉冲锁存器用于传输功能数据，此时还需要向第二锁存器的使能端输入脉冲信号；当向第一锁存器的D输入端输入测试数据、不向多路选择器的第二输入端输入功能数据时，本技术的脉冲锁存器用于传输测试数据，此时需要向第一锁存器的使能端和第二锁存器的使能端输入时钟信号，输入到第一锁存器的使能端和第二锁存器的使能端的时钟信号的电平状态相反。
[0010]第二方面，本技术还提供了一种扫描链测试电路，包括至少两个上述的脉冲
锁存器，所有脉冲锁存器依次串联，所述串联是指当前脉冲锁存器的第二锁存器的输出端与下一个脉冲锁存器的第一锁存器的数据输入端电连接。
[0011]在第二方面的某种实施方式中，所有脉冲锁存器的多路选择器的切换端电连接。
[0012]本技术与现有技术相比所具有的有益效果是：通过本技术的脉冲锁存器可以替代现有芯片设计中用到的寄存器，能够降低芯片使用过程中的动态功耗，而且脉冲锁存器也没有改动锁存器的数据结构，因此其通用性较好，能够适用现有的EDA工具。
附图说明
[0013]图1为实施例中的脉冲锁存器的结构示意图；
[0014]图2为实施例中的扫描链测试电路的结构示意图。
具体实施方式
[0015]现在结合附图对本技术作进一步详细的说明。这些附图均为简化的示意图，仅以示意方式说明本技术的基本结构，因此其仅显示与本技术有关的构成。
[0016]如图1所示，一种脉冲锁存器，包括第一锁存器SC1、第二锁存器SC2和多路选择器S1；第一锁存器SC1的输出端与多路选择器S1的第一输入端I1电连接，多路选择器S1的第二输入端I2被配置于输入功能数据，多路选择器S1 的切换端O1被配置于输入切换信号；多路选择器S1的输出端与第二锁存器SC2 的数据输入端电连接。
[0017]具体地，在图1中，多路选择器S1为两路选择器，多路选择器S1的切换端与模式切换信号输入端J1电连接，通过向模式切换信号输入端J1用于输入测试模式信号来设置脉冲锁存器的工作模式；多路选择器S1的第二输入端I2与功能数据输入端J2电连接，功能数据输入端J2用于输入功能数据；第一锁存器SC1 的D输入端与测试数据输入端J3电连接，测试数据输入端J3用于输入测试数据；第一锁存器SC1的使能端E与反相器X1的输出端电连接，反相器X1的输入端与第一时钟信号输入端J4电连接，第一时钟信号输入端J4用于输入测试时钟，第二锁存器SC2的使能端E与第二时钟信号输入端J5电连接，第二时钟信号输入端J5用于输入功能时钟；第二锁存器SC2的Q输出端与数据输出端J6电连接。
[0018]在实际使用时，不向第一锁存器SC1的D输入端输入测试数据、向多路选择器S1的第二输入I2输入功能数据时，本技术的脉冲锁存器用于传输功能数据，此时还需要向第二锁存器SC2的使能端E输入脉冲信号；当向第一锁存器SC1的D输入端输入测试数据、不向多路选择器S1的第二输入端I2输入功能数据时，本技术的脉冲锁存器用于传输测试数据，此时需要向第一锁存器 SC1的使能端E和第二锁存器SC2的使能端2输入时钟信号，输入到第一锁存器SC1的使能端E和第二锁存器SC2的使能端E的时钟信号的电平状态相反。
[0019]综上，通过本技术的脉冲锁存器可以替代现有芯片设计中用到的寄存器，既能传输功能数据，也能传输测试数据，在没有改动锁存器的数据结构的情况下能够降低芯片使用过程中的动态功耗，另外其通用性较好，能够适用现有的EDA 工具。
[0020]如图2所示，本技术还提供了一种扫描链测试电路，包括至少两个上述的脉冲锁存器，所有脉冲锁存器依次串联，串联是指当前脉冲锁存器的第二锁存器SC2的Q输出端与下一个脉冲锁存器的第一锁存器SC1的D输入端电连接。另外所有脉冲锁存器的多路选择器S1的切换端电连接。所有脉冲锁存器的反相器X1的输入端电连接。所有脉冲锁存器的第
二锁存器SC2的使能端E电连接。脉冲锁存器的第二锁存器SC2的Q输出端与组合逻辑电连接。
[0021]在实际使用时，本专利技术的脉冲寄存器组成的扫描链测试电路可以插入DFT 逻辑，进而可以保证基于本技术的脉冲寄存器的芯片设计的可测性。
[0022]上述依据本技术为启示，通过上述的说明内容，相关工作人员完全可以在不偏离本项技术技术思想的范围内，进行多样的变更以及修改。本项技术的技术性范围并不局限于说明书上的内容，必须要根据权利要求范围来确定其技术性范围。
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【技术保护点】

【技术特征摘要】
1.一种脉冲锁存器，其特征在于，包括第一锁存器、第二锁存器和多路选择器；所述第一锁存器的输出端与所述多路选择器的第一输入端电连接，所述多路选择器的第二输入端被配置于输入功能数据，所述多路选择器的切换端被配置于输入切换信号；所述多路选择器的输出端与所述第二锁存器的数据输入端电连接。2.根据权利要求1所述的一种脉冲锁存器，其特征在于，还包括反相器，所述反相器的输入端被配置于输入测试时钟信号，所述反相器的输出端与所述第一锁存器的使能端电连接。3.根据权利要求1所述的一种脉冲锁存器，其特征在于，所述多路选择器...

【专利技术属性】
技术研发人员：侯卫华，宗霄，余璐，
申请(专利权)人：世芯电子科技广州有限公司，
类型：新型
国别省市：