本发明专利技术的一种上电复位电路、集成电路及芯片，包括，电源输入端、具有第一输出端与第二输出端的信号输出端；初级复位电路、起振电路与整形电路；边沿触发器；其中，所述电源输入端用于接入电源Vcc；本发明专利技术通过整形电路使起振电路的输出端输出有效时钟信号，可以实现有效时钟信号输出的稳定性，初始电路复位完成后，通过边沿触发器接收到更加稳定的有效时钟信号，从而触发边沿触发器输出复位信号，从而保证芯片的准确运行，本发明专利技术可以很大程度的缓解系统复位时时钟信号不稳定的情况。复位时时钟信号不稳定的情况。复位时时钟信号不稳定的情况。
【技术实现步骤摘要】
一种上电复位电路、集成电路及芯片
[0001]本专利技术属于集成电路
，涉及芯片设计技术，具体涉及一种上电复位电路、复位方法及芯片。
技术介绍
[0002]在集成电路领域，数字电路需要用到复位功能，许多芯片都包含上电复位电路(Power
‑
on Reset，POR)，上电复位电路的作用是在系统上电和下电时使数字电路产生复位信号，使模拟和数字模块初始化至预设状态。
[0003]电路工作时需要时钟信号进行同步，有些芯片对时钟信号的要求高，有些要求低。对时钟信号要求低的芯片在时钟信号还未稳定时，芯片也可以正常工作；而对于对时钟要求高的芯片，比如系统级芯片SOC或是数字基带处理芯片，若时钟信号还未稳定便开始正常工作，容易导致内部程序跑飞，进而报错，因此，对于高要求的系统级芯片或是数字基带处理芯片，为保证其正常工作时的稳定性，其要求在数字基带处理芯片的复位端进行复位完成进入正常工作前，其对应的时钟信号便处于稳定状态。
[0004]芯片的时钟源可使用内部时钟源，即芯片内部的石英晶体振荡器电路，也可使用外部时钟源，即外部时钟通过芯片管脚输入芯片。目前大多数芯片采用低成本的无源晶振与起振电路产生时钟信号，此外，由于片外晶振在芯片上电时，起振电路产生的时钟信号从无到有，振幅从小变大，起振电路产生的时钟信号是从不稳定变稳定的，需要在一定起振时间之后才能输出稳定的时钟信号，而对于常规的数字基带电路，起振电路产生的时钟信号直接传输给数字基带电路，复位信号完成时有很大的概率时钟信号还不稳定（包括时钟信号频率不稳定、幅度大小差异较大、占空比波动范围较大），不稳定的时钟可能导致芯片工作状态的不稳定，这可能造成芯片工作状态错误的风险。现有技术SOC芯片的芯片复位系统及方法存在着芯片工作状态不正确等问题，从而导致整个电路系统的不稳定。
技术实现思路
[0005]为解决上述现有技术问题，本专利技术提供一种上电复位电路、集成电路及芯片，目的在于在确保数字基带处理芯片在复位完成之前，其时钟信号已经稳定。
[0006]为了实现上述目的，本专利技术采用的技术方案是：提供一种上电复位电路，其特征在于，包括，电源输入端、具有第一输出端与第二输出端的信号输出端；初级复位电路、起振电路与整形电路；边沿触发器；其中，所述电源输入端用于接入电源Vcc；其中，所述起振电路的输出与所述整形电路电连接，整形电路的输出与所述边沿触发器的CLK端电连接，整形电路的输出为第一输出端，所述初级复位电路的输出与边沿触发器的复位端电连接，边沿触发器的输出Q端为第二输出端；
其中，所述起振电路用于产生正弦波时钟信号，整形电路用于把正弦波时钟信号转化为有效时钟信号，所述有效时钟信号可触发边沿触发器，初级复位电路用于产生初级复位信号并将其传输给复位端，边沿触发器通过信号输出端表示复位信号的状态，复位信号具有复位开始信号与复位准备信号；且满足，初级复位电路复位完成且CLK端接收到有效时钟信号，则边沿触发器的输出端为复位开始信号，否则边沿触发器的输出端为复位准备信号。
[0007]优选的，边沿触发器为D触发器；整形电路的输出端与边沿触发器的CLK端反相电连接，D触发器的D端与电源输入端电连接；信号输出端为高电平表示复位开始信号，信号输出端为低电平表示复位准备信号，初级复位电路复位完成且CLK端接收有效时钟信号，信号输出端可处于高电平状态，否则信号输出端处于低电平状态。
[0008]优选的，整形电路具有n个串联的反相器，n为不小于1的整数；其中，起振电路的输出端与整形电路中的第一个反相器的输入端电连接，整形电路中最后一个反相器的输出端与边沿触发器的CLK端反相电连接。
[0009]优选的，具有与非门和m个初级复位电路，m为不小于1的整数；初级复位电路的输出端和与非门的输入端电连接，与非门的输出端通过一个反相器与复位端反相电连接；其中，所述反相电连接用于使高电平变为低电平，使低电平变为高电平。
[0010]优选的，具有占空比检测电路，占空比检测电路用于检测有效时钟信号的占空比值，且满足，若占空比值不在允许范围内，起振电路输出固定高电平信号或固定低电平信号，若占空比值在允许范围内，起振电路输出有效时钟信号。
[0011]优选的，占空比检测电路具有峰值检测模块、比较模块与使能模块；其中，峰值检测模块与起振电路的输出电连接，峰值检测模块的输出与比较模块电连接，比较模块的输出与使能模块电连接，整形电路的输出与使能模块电连接，使能模块的输出与CLK端电连接；其中，峰值检测模块用于检测起振电路输出信号的电压峰值，比较模块用于比较所述电压峰值与参考值的大小，使能模块用于使起振电路输出有效时钟信号或固定高电平信号或固定低电平信号；其中，参考值与占空比值呈正相关。
[0012]优选的，若电压峰值大于参考值，比较模块输出第一信号，使能模块接收第一信号后输出有效时钟信号；若电压峰值小于参考值，比较模块输出第二信号，使能模块接收第二信号后输出固定高电平信号或固定低电平信号。
[0013]优选的，参考值具有第一参考值与第二参考值，所述第一参考值小于所述第二参考值；若电压峰值大于第一参考值且小于第二参考值，比较模块输出第一信号，使能模块输出有效时钟信号；若电压峰值小于第一参考值或大于第二参考值，比较模块输出第二
信号，使能模块输出固定高电平信号或固定低电平信号。
[0014]一种集成电路，其特征在于，包括，所述的一种上电复位电路；目标电路；其中，所述目标电路与上电复位电路电连接，第一输出端用于给目标电路提供时钟信号，第二输出端用于给目标电路提供复位信号。
[0015]一种芯片，其特征在于，包括，所述的一种上电复位电路。
[0016]本专利技术的有益效果体现在，提供一种上电复位电路、集成电路及芯片。本专利技术通过设计一种上电复位电路，边沿触发器在初级复位电路复位完成后与接收有效时钟信号时，边沿触发器可输出复位开始信号，否则输出复位准备信号。在初始电路复位完成后的前提下，起振电路输出稳定的有效时钟信号给边沿触发器，使信号输出端可以输出复位开始信号，给数字基带电路系统一个复位开始信号，由于只有在时钟信号处于稳定的状态后，其输出的信号才能触发边沿触发器工作，进而使得边沿触发器输出复位信号，保证了接收该复位信号的数字基带电路系统或系统级芯片在复位完成时，与其连接的时钟电路已经处于稳定状态，保证了数字基带电路或系统级芯片的可靠运行。
附图说明
[0017]图1为一种上电复位电路逻辑框图；图2为一种数字基带电路示意图；图3为上电复位电路示意图；图4为另一种上电复位电路示意图；图5为一种时钟信号与信号输出端输出的时序信号示意图；图6为一种具有占空比检测电路的上电复位电路框图；图7为一种具有占空比检测电路的上电复位电路示意图。
具体实施方式
[0018]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种上电复位电路，其特征在于，包括，电源输入端、具有第一输出端与第二输出端的信号输出端；初级复位电路、起振电路与整形电路；边沿触发器；其中，所述电源输入端用于接入电源Vcc；其中，所述起振电路的输出与所述整形电路电连接，整形电路的输出与所述边沿触发器的CLK端电连接，整形电路的输出为第一输出端，所述初级复位电路的输出与边沿触发器的复位端电连接，边沿触发器的输出Q端为第二输出端；其中，所述起振电路用于产生正弦波时钟信号，整形电路用于把正弦波时钟信号转化为有效时钟信号，所述有效时钟信号可触发边沿触发器；初级复位电路用于产生初级复位信号并将其传输给复位端，边沿触发器通过信号输出端表示复位信号的状态，复位信号具有复位开始信号与复位准备信号；且满足，初级复位电路复位完成且CLK端接收到有效时钟信号，则边沿触发器的输出端为复位开始信号，否则边沿触发器的输出端为复位准备信号。2.根据权利要求1所述的一种上电复位电路，其特征在于，边沿触发器为D触发器；整形电路的输出端与边沿触发器的CLK端反相电连接，D触发器的D端与电源输入端电连接；信号输出端为高电平表示复位开始信号，信号输出端为低电平表示复位准备信号，初级复位电路复位完成且CLK端接收有效时钟信号，信号输出端可处于高电平状态，否则信号输出端处于低电平状态。3.根据权利要求2所述的一种上电复位电路，其特征在于，整形电路具有n个串联的反相器，n为不小于1的整数；其中，起振电路的输出端与整形电路中的第一个反相器的输入端电连接，整形电路中最后一个反相器的输出端与边沿触发器的CLK端反相电连接。4.根据权利要求3所述的一种上电复位电路，其特征在于，具有与非门和m个初级复位电路，m为不小于1的整数；初级复位电路的输出端和与非门的输入端电连接，与非门的输出端通过一个反相器与复位端反相电连接；其中，所述反相电连接用于使高电平变为低电平，使低电平变为高电平。5.根据权利要求4所述的一...
【专利技术属性】
技术研发人员：王志刚，邵志刚，
申请(专利权)人：成都本原聚能科技有限公司，
类型：发明
国别省市：
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