触发器电路、及异步接收电路制造技术

本发明专利技术的实施方式涉及一种触发器电路及异步接收电路。实施方式的触发器电路具备：第1锁存器，具有逻辑阈值为电源电压的1/2以下的第1反转逻辑元件、及与第1反转逻辑元件反并联连接，逻辑阈值超过电源电压的1/2的第2反转逻辑元件；及第2锁存器，具有连接于第1锁存器，逻辑阈值为电源电压的1/2以下的第3反转逻辑元件、及与第3反转逻辑元件反并联连接，逻辑阈值超过电源电压的1/2的第4反转逻辑元件。超过电源电压的1/2的第4反转逻辑元件。超过电源电压的1/2的第4反转逻辑元件。

【技术实现步骤摘要】
触发器电路、及异步接收电路


[0001]本专利技术的实施方式涉及一种触发器电路、及异步接收电路。

技术介绍

[0002]在异步信号接收电路中，使用同步化触发器(F/F:Flip Flop)电路作为亚稳态对策。因为如果亚稳态的时间变长那么需要使用多级F/F电路，所以理想为亚稳态时间较短的F/F。
[0003]已知如果MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)的沟道长度L、栅极宽度W变大，那么沟道的掺杂物(杂质离子)不均被平均化，所以MOSFET的不均性与1/√(LW)成比例。

技术实现思路

[0004]在本专利技术的一实施方式中，提供一种能够以时钟周期的一半时间消除亚稳态状态的触发器电路、及异步接收电路。
[0005]实施方式的触发器电路具备第1锁存器与第2锁存器。第1锁存器具有：第1反转逻辑元件，逻辑阈值为电源电压的1/2以下；及第2反转逻辑元件，与第1反转逻辑元件反并联连接，逻辑阈值超过电源电压的1/2。第2锁存器具有：第3反转逻辑元件，连接于第1锁存器，逻辑阈值为电源电压的1/2以下；及第4反转逻辑元件，与第3反转逻辑元件反并联连接，逻辑阈值超过电源电压的1/2。
[0006]根据所述构成，能够提供一种能够以时钟周期的一半时间消除亚稳态状态的触发器电路、及异步接收电路。
附图说明
[0007]图1是在第1时钟系统体系与第2时钟系统体系之间配置着异步接收电路的构成图。
[0008]图2是具有逆变器INV1及逆变器INV2的锁存器电路的构成图。
[0009]图2B是由CMOS逆变器构成的锁存器电路的构成图。
[0010]图3是由CMOS逆变器构成的锁存器电路的稳定性(动作余裕)与负荷特性的说明图。
[0011]图4A是逆变器的电路表示。
[0012]图4B是图4A的逆变器的逻辑阈值的说明图。
[0013]图5是比较例的触发器电路的构成例。
[0014]图6A是比较例的触发器电路的主锁存器的负荷特性。
[0015]图6B是比较例的触发器电路的从锁存器的负荷特性。
[0016]图7是比较例的触发器电路的动作时刻波形图。
[0017]图8是表示第1实施方式的半导体电路的构成的图。
[0018]图9A是第1实施方式的触发器电路的符号表示。
[0019]图9B是第1实施方式的触发器电路的构成例。
[0020]图9C是时钟产生电路的构成例。
[0021]图10A是第1实施方式的触发器电路的主锁存器的负荷特性。
[0022]图10B是第1实施方式的触发器电路的从锁存器的负荷特性。
[0023]图11A是第1实施方式的触发器电路的动作时刻波形图。
[0024]图11B是传送栅极电路TR1、TR4与TR2、TR3的接通断开动作时刻与数据保持特性的关系的说明图。
[0025]图12是时钟CP为高电平H时的动作说明图。
[0026]图13是时钟CP为低电平L时的动作说明图。
[0027]图14是组合第1实施方式的非亚稳态F/F电路与低电平有效锁存器电路的第2实施方式的异步接收电路的构成图。
[0028]图15是应用于图14的低电平有效锁存器电路的构成图。
[0029]图16A是低电平有效锁存器电路的动作时刻波形图。
[0030]图16B是传送栅极电路TR5、TR6的接通断开动作时刻与数据保持特性的关系的说明图。
[0031]图17A是第3实施方式的触发器电路的主锁存器的负荷特性。
[0032]图17B是第3实施方式的触发器电路的从锁存器的负荷特性。
[0033]图18是第3实施方式的触发器电路的动作时刻波形图。
[0034]图19是说明在实施方式的触发器电路中，因晶体管不均逆变器特性也不均的状况的主锁存器的负荷特性。
具体实施方式
[0035]接下来，参考附图，对实施方式进行说明。在以下说明的说明书或附图的记载中，对同样的构成要件附加同一符号省略说明。附图为示意性。另外，以下所示的实施方式是例示用来将技术思想具体化的装置或方法的。实施方式能够在权利要求书的范围中，施加各种变更。
[0036](异步接收电路)图1是在第1时钟系统体系2与第2时钟系统体系4之间配置着异步接收电路10A的构成图。异步接收电路10A具备同步化F/F电路6、与串联连接于同步化F/F电路6的同步化F/F电路8。第1时钟系统体系2与第1时钟信号CLK1同步动作，第2时钟系统体系4与第2时钟信号CLK2同步动作。同步化F/F电路6、同步化F/F电路8与第2时钟信号CLK2同步动作。
[0037]在第1时钟信号CLK1与第2时钟信号CLK2的频率不同的情况下，配置多级同步化F/F电路，与第2时钟信号CLK2同步化。在与第2时钟信号CLK2的周期相比亚稳态时间较长的情况下，也有需要3级以上同步化F/F电路的情况。例如，以第2时钟信号CLK2的周期将亚稳态时间标准化并决定同步化F/F电路的需要的级数。
[0038]异步接收电路是以下电路：在以接收不同频率的第1时钟信号CLK1与第2时钟信号CLK2的方式构成的电路中，接收与相对于第2时钟信号CLK2为异步信号也就是第1时钟信号CLK1同步的信号。在建立及/或保持违反的状态下对异步接收电路输入数据。
[0039]亚稳态表示值不确定的电位状态。也就是表示高电平H与低电平L之间的电位状态。亚稳态时间是在F/F电路的开关动作中，直到高电平H或低电平L确定为止的时间。亚稳态时间一般来说构成F/F电路的逆变器的驱动力(放大率)越小而越长，驱动率(放大率)越大而越短。
[0040](锁存器电路的稳定性)图2A是具有逆变器INV1、与反并联连接于逆变器INV1的逆变器INV2的锁存器电路的构成图。另外，图2B是由CMOS逆变器构成的锁存器电路的构成图。如图2B所示，逆变器INV1以具有PMOSFETQp1与NMOSFETQn1的CMOS逆变器构成，逆变器INV2以具有PMOSFETQp2与NMOSFETQn2的CMOS逆变器构成。逆变器INV1的输入电压VA与逆变器INV2的输出电压相等，逆变器INV1的输出电压VB与逆变器INV2的输入电压相等。电源电压以VCC表示。
[0041]图3是图2B的锁存器电路的稳定性(动作余裕)与负荷特性的说明图。图3中，实线表示逆变器INV1的输入输出特性，虚线表示逆变器INV2的输入输出特性。
[0042]如图3所示，有触发器电路以(VA、VB)＝(H、L)或(L、H)稳定，但是在其它电压状态下也稳定的情况。因为所述稳定点非常不稳定，所以被称为亚稳态点MSP(亚稳定点)。亚稳定电压是触发器电路取得亚稳态点MSP时的电压。亚稳态点MSP由2个逆变器特性的交叉点决定。在图3的锁存器电路中，亚稳态点MSP处于VA＝V本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种触发器电路，具备：第1锁存器，具有：第1反转逻辑元件，逻辑阈值为电源电压的1/2以下；及第2反转逻辑元件，与所述第1反转逻辑元件反并联连接，逻辑阈值超过电源电压的1/2；及第2锁存器，具有：第3反转逻辑元件，连接于所述第1锁存器，逻辑阈值为电源电压的1/2以下；及第4反转逻辑元件，与所述第3反转逻辑元件反并联连接，逻辑阈值超过电源电压的1/2。2.一种触发器电路，具备：第1锁存器，具有：第1反转逻辑元件，逻辑阈值为电源电压的1/2以下；及第2反转逻辑元件，与所述第1反转逻辑元件反并联连接，逻辑阈值为电源电压的1/2以下；及第2锁存器，具有：第3反转逻辑元件，连接于所述第1锁存器，逻辑阈值超过电源电压的1/2；及第4反转逻辑元件，与所述第3反转逻辑元件反并联连接，逻辑阈值超过电源电压的1/2。3.一种触发器电路，具备：第1锁存器，具有：第1反转逻辑元件，逻辑阈值超过电源电压的1/2；及第2反转逻辑元件，与所述第1反转逻辑元件反并联连接，逻辑阈值为电源电压的1/2以下；及第2锁存器，具有：第3反转逻辑元件，连接于所述第1锁存器，逻辑阈值超过电源电压的1/2；及第4反转逻辑元件，与所述第3反转逻辑元件反并联连接，逻辑阈值为电源电压的1/2以下。4.一种触发器电路，具备：第1锁存器，具有：第1反转逻辑元件，逻辑阈值超过电源电压的1/2；及第2反转逻辑元件，与所述第1反转逻辑元件反并联连接，逻辑阈值超过电源电压的1/2；及第2锁存器，具有：第3反转逻辑元件，连接于所述第1锁存器，逻辑阈值为电源电压的1/2以下；及第4反转逻辑元件，与所述第3反转逻辑元件反并联连接，逻辑阈值为电源电压的1/2以下。5.根据权利要求1到4中任一权利要求所述的触发器电路，具备：第1传送栅极电路，连接...

【专利技术属性】
技术研发人员：小原弘治，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：