一种具有CORE结构的奇数层积层电路板的制作方法技术

本发明专利技术公开了具有CORE结构的奇数层积层电路板的制作方法，包括芯板埋孔及线路制作；在芯板上下两侧积层压合PP和铜箔，并完成该层的线路制作；重复S2，上下两侧积层压合PP和铜箔，直至积层完成后层数达到（N

【技术实现步骤摘要】
一种具有CORE结构的奇数层积层电路板的制作方法


[0001]本专利技术涉及电路板的
，具体为一种具有CORE结构的奇数层积层电路板的制作方法。

技术介绍

[0002]在电路板领域中，在积层过程中，通常起始是在芯板（Core）的两面同时积层，再逐次向上累计达到所需的层数。
[0003]但有时为满足特殊的电气性能，电路板需要使用奇数层叠层结构，例如5层电路板、7层电路板等。这就导致在奇数层电路板积层制作过程中，顶底层其中一层将超前1次完成压合，在后续的制程中该层将多一次镀铜工艺。这就导致在外层线路制作时，顶底两层铜厚不一致。因此为保证两层面铜一致，需对铜厚较厚的一层进行减铜处理。具体流程如下：1.芯板（Core）埋孔及线路制作2.第一次积层线路制作：在芯板（Core）上下两侧积层压合PP和铜箔，并制作后续孔、金属化等流程，直至完成该层的线路制作；3.再次积层压合：可重复步骤2，上下两侧积层压合PP和铜箔，直至积层完成后，层数达到（N
‑
1）,N为奇数；4.单面线路制作：本次只做次外层盲孔，但需双面镀铜；线路只制作单面线路；5.最终积层：单面积层达到要求层数；但此时顶底两层面铜不一致；6.单面减薄：将铜厚一面进行减薄，要求铜厚需和另一面铜厚一致；7.外层盲孔孔及线路制作：完成外层线路图形制作；上述方法缺点:1.积层过程中，顶底两面其中1面多一次镀铜流程，导致面铜厚度不一致；因此需增加一次减铜流程；2.在减铜过程中，需人工区分面向；一旦面向区分错误，将导致减铜时面向出错，导致板报废；因此存在人工出错的风险；3.受减铜均匀性影响（R值5μm
‑
10μm），激光钻孔时要求面铜厚度为6μm
ꢀ‑
9μm ，减铜过程很难达到上述标准，因此易导致激光钻孔孔型不圆，及孔径大小不符；4.受减铜均匀性影响（R值5μm
‑
10μm），铜厚不一致易导致精细线路制作出现线宽不一致现象。

技术实现思路

[0004]基于此，有必要提供一种具有CORE结构的奇数层积层电路板的制作方法。
[0005]一种具有CORE结构的奇数层积层电路板的制作方法，包括S1、芯板埋孔及线路制作；S2、在芯板上下两侧积层压合PP和铜箔，并完成该层的线路制作；S3、重复S2，上下两侧积层压合PP和铜箔，直至积层完成后层数达到（N
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1）层，N为
奇数；S4、在顶面积层或底面积层增加铜箔保护层；S5、分别在铜箔保护层上和非铜箔保护层的积层的一面镀铜；S6、在非铜箔保护层的积层进行线路制作；S7、将第N层积层压合在非铜箔保护层的一面；S8、去除铜箔保护层。
[0006]在其中一个实施例中，在S4中，在所述铜箔保护层靠近顶面积层或底面积层的一面增加PVC膜，所述PVC膜和铜箔保护层依次压附在顶面积层或底面积层上。
[0007]在其中一个实施例中，芯板及上下两侧积层线路制作方法为：S31、开料及棕化减铜，将芯板面铜减至预设阈值；S32、激光钻孔，按照所需要的钻带，制作所需要的激光孔径；S33、孔金属化，进行化学沉铜，沉铜厚度为1μm；S34、线路制作，按照所需的线路图形，完成曝光显影及图形电镀；S35、褪铜，采用棕化线进行褪铜，将不需要的铜进行咬蚀，得到所需要的线路图形。
[0008]在其中一个实施例中，在积层和积层之间进行压合时，在层间放置半固化片或胶膜，在高温高压下完成积层与积层之间的压合。
[0009]在其中一个实施例中，使用真空压膜整平机将PVC膜和铜箔保护层压附在顶面积层或底面积层上。
[0010]在其中一个实施例中，真空压膜整平参数：真空段：温度100℃，压力0.7Mpa,真空度＜1.2hpa，时间50s；整平段：温度100℃，压力0.7Mpa,时间50s；烘烤段：100℃*30min＋190℃*60min。
[0011]在其中一个实施例中，在S7中，在去除铜箔保护层之前，先使用小刀在电路板边划出缺口，再将铜箔保护层撕掉。
[0012]在其中一个实施例中，所述铜箔保护层的厚度为9μm
‑
12μm。
[0013]上述一种具有CORE结构的奇数层积层电路板的制作方法的有益效果为：通过增加保护铜箔，可以实现内层单面盲孔层孔金属化、镀铜及线路制作；同时保护外层铜箔不受影响；通过增加保护铜箔，可以实现外层孔金属化、镀铜及线路同时加工，且两层铜厚一致；可以避免外层铜箔在制作过程中擦花等风险，进而保证产品品质；同时可以省去铜层减薄步骤；使外层激光钻孔时，铜厚一致，孔型及孔径符合要求，在精细线路制作时保证线宽的一致性。
附图说明
[0014]图1为本专利技术的一实施例具有CORE结构的奇数层积层电路板的制作方法的流程示意图；图2为本专利技术的一实施例具有CORE结构的奇数层积层电路板的制作方法的积层电路板的剖视结构示意图；图3为本专利技术的另一实施例具有CORE结构的奇数层积层电路板的制作方法的积层电路板的剖视结构示意图。
具体实施方式
[0015]为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术。但是本专利技术能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本专利技术内涵的情况下做类似改进，因此本专利技术不受下面公开的具体实施例的限制。
[0016]需要说明的是，当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。相反，当元件被称作“直接”与另一元件连接时，不存在中间元件。
[0017]除非另有定义，本文所使用的所有的技术和科学术语与属于本专利技术的
的技术人员通常理解的含义相同。本文中在本专利技术的说明书中所使用的术语只是为了描述具体的实施方式的目的，不是旨在于限制本专利技术。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
[0018]如图1所示，一种具有CORE结构的奇数层积层电路板的制作方法，包括S1、芯板埋孔及线路制作；S2、在芯板100上下两侧积层压合PP和铜箔，并完成该层的线路制作；S3、重复S2，上下两侧积层压合PP和铜箔，直至积层完成后层数达到（N
‑
1）层，N为奇数；S4、在顶面积层或底面积层增加铜箔保护层200；S5、分别在铜箔保护层200上和非铜箔保护层的积层的一面镀铜；S6、在非铜箔保护层的积层进行线路制作；S7、将第N层积层压合在非铜箔保护层的一面；S8、去除铜箔保护层200。
[0019]在其中一个实施例中，在S4中，在所述铜箔保护层200靠近顶面积层或底面积层的一面增加PVC膜300，所述PVC膜300和铜箔保护层200依次压附在顶面积层或底面积层上。
[0020]在其中一个实施例中，芯板及上下两侧积层线路制作方法为：S31、开料及棕化减铜，将芯板面铜减至预设阈值；S32、激光钻孔，按照所需要的钻带，制作所需要的激光孔径；S33本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种具有CORE结构的奇数层积层电路板的制作方法，其特征在于：包括S1、芯板埋孔及线路制作；S2、在芯板上下两侧积层压合PP和铜箔，并完成该层的线路制作；S3、重复S2，上下两侧积层压合PP和铜箔，直至积层完成后层数达到（N
‑
1）层，N为奇数；S4、在顶面积层或底面积层增加铜箔保护层；S5、分别在铜箔保护层上和非铜箔保护层的积层的一面镀铜；S6、在非铜箔保护层的积层进行线路制作；S7、将第N层积层压合在非铜箔保护层的一面；S8、去除铜箔保护层。2.根据权利要求1所述的一种具有CORE结构的奇数层积层电路板的制作方法，其特征在于：在S4中，在所述铜箔保护层靠近顶面积层或底面积层的一面增加PVC膜，所述PVC膜和铜箔保护层依次压附在顶面积层或底面积层上。3.根据权利要求1所述的一种具有CORE结构的奇数层积层电路板的制作方法，其特征在于：芯板及上下两侧积层线路制作方法为：S31、开料及棕化减铜，将芯板面铜减至预设阈值；S32、激光钻孔，按照所需要的钻带，制作所需要的激光孔径；S33、孔金属化，进行化学沉铜，沉铜厚度为1μm；S34、线路制作，按照所需的线路图形，完成曝光显影及图形电...

【专利技术属性】
技术研发人员：廉治华，黄双双，黄海隆，樊廷慧，万立国，龙洋，陶江伟，
申请(专利权)人：惠州市金百泽电路科技有限公司，
类型：发明
国别省市：