本发明专利技术提供一种用于STI残留物的可靠性测试版图，两行依次设置的有源区图形；横跨每个有源区图形的栅极图形；在其中一行的有源区图形中，设置有横跨N个栅极图形一端的第一金属层图形，第一金属层图形的一端设置有第一焊垫图形，第一金属层图形与栅极图形的交界处交替设置有接触孔图形；以及设置有横跨第2至N个栅极图形另一端的第二金属层图形，第二金属层图形的的另一端设置有第二焊垫图形，第二金属层图形与栅极图形的交界处交替设置有接触孔图形，同一栅极图形上仅设置有一个接触孔图形；两行有源区上的结构类似。本发明专利技术可以完成芯片漏电测试泄漏和斜坡电压测试，以捕捉泄漏问题，并可以反映STI电介质的可靠性性能。并可以反映STI电介质的可靠性性能。并可以反映STI电介质的可靠性性能。
【技术实现步骤摘要】
用于STI残留物的可靠性测试版图
[0001]本专利技术涉及半导体
，特别是涉及一种用于STI残留物的可靠性测试版图。
技术介绍
[0002]从工艺的角度来看，STI氧化物损失与随后的多晶硅沉积和多晶硅蚀刻工艺相关。
[0003]由于过多的氧化物损失和随后的湿法工艺，在多晶硅蚀刻工艺之后，存在多晶硅残留物留在STI上的风险。
[0004]这可以从良率(CP)中检测到，但它离前段制程(Front end of the line)很远，而且反馈到流程以采取纠正措施为时已晚。此外，对于无法从CP中检测到的微小聚残基，存在可靠性风险。
[0005]对于晶圆级可靠性测试，目前还没有这样的测试键(test key)来检测多晶硅对多晶硅之间的STI多晶硅残留物。
[0006]为解决上述问题，需要提出一种新型的用于STI残留物的可靠性测试版图。
技术实现思路
[0007]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种用于STI残留物的可靠性测试版图，用于解决现有技术中对于晶圆级可靠性测试，目前还没有这样的测试键(test key)来检测多晶硅对多晶硅之间的STI多晶硅残留物的问题。
[0008]为实现上述目的及其他相关目的，本专利技术提供一种用于STI残留物的可靠性测试版图，包括：
[0009]两行依次设置的有源区图形，每行所述有源区图形的数量均为N个，N为大于等于3的正整数，所述有源区图形用于定义衬底上有源区的形成位置；
[0010]横跨每个所述有源区图形的栅极图形，所述栅极图形用于定义所述衬底上多晶硅栅的形成位置；
[0011]在其中一行的所述有源区图形中，设置有横跨N个所述栅极图形一端的第一金属层图形，所述第一金属层图形的一端设置有第一焊垫图形，所述第一金属层图形与所述栅极图形的交界处交替设置有接触孔图形；以及设置有横跨第2至N个所述栅极图形另一端的第二金属层图形，所述第二金属层图形的一端设置有第二焊垫图形，所述第二金属层图形与所述栅极图形的交界处交替设置有接触孔图形，同一所述栅极图形上仅设置有一个接触孔图形；
[0012]在另一行的所述有源区图形中，设置有横跨N个所述栅极图形一端的第三金属层图形，所述第二金属层图形的一端设置有第三焊垫图形，所述第三金属层图形与所述栅极图形的交界处交替设置有接触孔图形；以及设置有横跨第2至N个所述栅极图形另一端的第四金属层图形，所述第四金属层图形的一端设置有第四焊垫图形，所述第四金属层图形与所述栅极图形的交界处交替设置有接触孔图形，同一所述栅极图形上仅设置有一个接触孔图形；
[0013]所述第一至四焊垫图形用于定义所述衬底上第一至四焊垫的形成位置，所述第一至四金属层图形用于定义所述衬底上第一至四金属层的形成位置，所述接触孔图形用于定义所述衬底上接触孔的形成位置。
[0014]优选地，所述图形的形状均为矩形。
[0015]优选地，所述第一、二焊垫图形分别设置于其中一行所述有源区图形的两侧；所述第三、四焊垫图形分别设置于另一行所述有源区图形的两侧。
[0016]优选地，在同一行的所述有源区图形中，所述有源区图形之间的行间距相等。
[0017]优选地，在同一列的所述有源区图形中，所述有源区图形之间的列间距相等。
[0018]优选地，所述版图用于芯片漏电测试以及斜坡电压测试。
[0019]优选地，所述版图的测试方法包括：利用所述版图在所述衬底上形成半导体器件；对所述第一、三焊垫施加高电压，对所述第二、四焊垫施加低电压，用于水平方向检测面对面的所述多晶硅栅之间的漏电情况，之后获取所述所述半导体器件的测试数据。
[0020]优选地，所述版图的测试方法包括：利用所述版图在所述衬底上形成半导体器件；对所述第一、二焊垫施加高电压，对所述第三、四焊垫施加低电压，用于垂直方向检测面对面的所述多晶硅栅之间的漏电情况，之后获取所述所述半导体器件的测试数据。
[0021]优选地，所述版图的测试方法包括：利用所述版图在所述衬底上形成半导体器件；对所述第一、四焊垫施加高电压，对所述第二、三焊垫施加低电压，其用于对角线方向检测相对的所述多晶硅栅之间的漏电情况，之后获取所述所述半导体器件的测试数据。
[0022]如上所述，本专利技术的用于STI残留物的可靠性测试版图，具有以下有益效果：
[0023]本专利技术可以完成芯片漏电测试泄漏和斜坡电压测试，以捕捉泄漏问题，并可以反映STI电介质的可靠性性能，可以根据设计检测出多晶硅对多晶硅之间的STI多晶硅残留物。
附图说明
[0024]图1显示为本专利技术的用于STI残留物的可靠性测试版图结构示意图。
具体实施方式
[0025]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0026]请参阅图1，本专利技术提供一种用于STI残留物的可靠性测试版图，包括：
[0027]两行依次设置的有源区图形109，每行有源区图形109的数量均为N个，N为大于等于3的正整数，有源区图形109用于定义衬底上有源区的形成位置；
[0028]横跨每个有源区图形109的栅极图形110，栅极图形110用于定义衬底上多晶硅栅的形成位置；
[0029]在其中一行的有源区图形109中，设置有横跨N个栅极图形110一端的第一金属层图形105，第一金属层图形105的一端设置有第一焊垫图形101，第一金属层图形105与栅极图形110的交界处交替设置有接触孔图形111；以及设置有横跨第2至N个栅极图形110另一
端的第二金属层图形106，第二金属层图形106的一端设置有第二焊垫图形102，第二金属层图形106与栅极图形110的交界处交替设置有接触孔图形111，同一栅极图形110上仅设置有一个接触孔图形111；
[0030]在一种可选的实施方式中，第一、二焊垫图形分别设置于其中一行有源区图形109的两侧，如图1中第一焊垫图形101设置在第一金属层图形105的左侧，第二焊垫图形102设置在第二金属层图形106的右侧。
[0031]在另一行的有源区图形109中，设置有横跨N个栅极图形110一端的第三金属层图形107，第二金属层图形106的一端设置有第三焊垫图形103，第三金属层图形107与栅极图形110的交界处交替设置有接触孔图形111；以及设置有横跨第2至N个栅极图形110另一端的第四金属层图形108，第四金属层图形108的一端设置有第四焊垫图形104，第四金属层图形108与栅极图形110的交界处交替设置有接触孔图形111，同一栅极图形110上仅设置有一个接触孔图形111；
[0032]在一种可选的实施方式中，第三、四焊垫图形分别设置于另一行有源区图形109的两侧，如图1中第三焊垫图形103设置本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种用于STI残留物的可靠性测试版图，其特征在于，包括：两行依次设置的有源区图形，每行所述有源区图形的数量均为N个，N为大于等于3的正整数，所述有源区图形用于定义衬底上有源区的形成位置；横跨每个所述有源区图形的栅极图形，所述栅极图形用于定义所述衬底上多晶硅栅的形成位置；在其中一行的所述有源区图形中，设置有横跨N个所述栅极图形一端的第一金属层图形，所述第一金属层图形的一端设置有第一焊垫图形，所述第一金属层图形与所述栅极图形的交界处交替设置有接触孔图形；以及设置有横跨第2至N个所述栅极图形另一端的第二金属层图形，所述第二金属层图形的的另一端设置有第二焊垫图形，所述第二金属层图形与所述栅极图形的交界处交替设置有接触孔图形，同一所述栅极图形上仅设置有一个接触孔图形；在另一行的所述有源区图形中，设置有横跨N个所述栅极图形一端的第三金属层图形，所述第二金属层图形的一端设置有第三焊垫图形，所述第三金属层图形与所述栅极图形的交界处交替设置有接触孔图形；以及设置有横跨第2至N个所述栅极图形另一端的第四金属层图形，所述第四金属层图形的的另一端设置有第四焊垫图形，所述第四金属层图形与所述栅极图形的交界处交替设置有接触孔图形，同一所述栅极图形上仅设置有一个接触孔图形；所述第一至四焊垫图形用于定义所述衬底上第一至四焊垫的形成位置，所述第一至四金属层图形用于定义所述衬底上第一至四金属层的的形成位置，所述接触孔图形用于定义所述衬底上接触孔的形成位置。2.根据权利要求1所述的用于STI残留物的可靠性测试版图，其特征在于：所述图形的形状均为矩形。3.根据权利要求1所述的用于STI残留物的可靠性测试版...
【专利技术属性】
技术研发人员：朱月芹，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：
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