半导体存储器元件及存储单元制造技术

本发明专利技术公开一种半导体存储器元件及存储单元，其中该存储单元包含基底；浮置栅，设置在基底上；控制栅，设置在浮置栅上；第一介电层，设置在浮置栅与控制栅之间；抹除栅，与控制栅合并，设置在浮置栅的第一侧壁上；第二介电层，设置在浮置栅与抹除栅之间；选择栅，设置在浮置栅的相对的第二侧壁上；间隙壁，设置在选择栅与控制栅之间以及选择栅与浮置栅之间；源极掺杂区，设置在基底内且邻近浮置栅的第一侧壁；以及漏极掺杂区，配置在基底内且邻近选择栅。栅。栅。

【技术实现步骤摘要】
半导体存储器元件及存储单元


[0001]本专利技术涉及半导体
，特别涉及一种闪存存储器元件。

技术介绍

[0002]闪存存储器(flash memory)是一种可以区块进行抹除(erase)和重新编程(reprogram)的存储装置。闪存存储器包括具有大量存储单元的存储阵列。每个存储单元包括能够留住电荷的浮置栅极场效晶体管。存储单元通常被分数个区块(block)，通过给浮置栅极充电，可以随机的对区块内的各存储单元进行电编程。存储单元中的数据取决于浮置栅极中电荷的存在与否，而通过区块抹除操作可以将电荷从浮置栅极中去除。
[0003]常见类型的闪存单元包括叠栅闪存单元和分栅闪存单元(例如，第三代SUPERFLASH(ESF3)存储单元)。与叠栅闪存单元相比，分栅闪存单元具有更低的功耗、更高的注入效率、更不易受短沟道效应的影响以及抗过抹除能力。然而，现有的ESF3存储架构会有源极线负载效应(source line loading effect)等缺点。

技术实现思路

[0004]本专利技术的主要目的在于提供一种改良的半导体存储器元件，以解决上述现有技术的不足和缺点。
[0005]本专利技术一方面提供一种半导体存储器元件，包含基底；多条元件线，包含沿第一方向平行延伸的选择栅线、控制栅线、抹除栅线和源极线，其中，所述控制栅线设置在所述抹除栅线与所述选择栅线之间，所述抹除栅线与所述控制栅线合并，且所述源极线位于所述抹除栅线下方的所述基底中，其中，所述多条元件线定义出多个存储单元；所述多个存储单元的多个漏极掺杂区，设置在所述基底内且邻近所述选择栅线；多个位线接触，分别设置在所述多个存储单元的所述多个漏极掺杂区上；所述多个存储单元的多个源极掺杂区，电连接至所述基底中的所述源极线且设置在所述抹除栅线下方；以及多个源极线接触，分别设置在所述多个存储单元的所述多个源极掺杂区上，其中，所述多个源极线接触在与所述第一方向正交的第二方向上与所述多个位线接触对齐。
[0006]根据本专利技术实施例，各个所述多个存储单元包含设置在所述控制栅线下方的浮置栅。
[0007]根据本专利技术实施例，在俯视时，所述抹除栅线与所述源极线部分重叠。
[0008]根据本专利技术实施例，各个所述多个源极掺杂区与所述浮置栅的第一侧壁相邻设置。
[0009]根据本专利技术实施例，所述半导体存储器元件还包含第一介电层，设置在所述浮置栅与所述控制栅线之间。
[0010]根据本专利技术实施例，所述第一介电层包含氧化物
‑
氮化物
‑
氧化物(ONO)介电层。
[0011]根据本专利技术实施例，所述半导体存储器元件还包含第二介电层，设置在所述浮置栅与所述抹除栅线之间。
[0012]根据本专利技术实施例，所述第二介电层是氧化硅层。
[0013]根据本专利技术实施例，所述第二介电层仅设置在所述浮置栅的第一侧壁上。
[0014]根据本专利技术实施例，所述第一介电层比所述第二介电层厚。
[0015]本专利技术另一方面提供一种存储单元，包含基底；浮置栅，设置在所述基底上；控制栅，设置在所述浮置栅上；第一介电层，设置在所述浮置栅与所述控制栅之间；抹除栅，与所述控制栅合并，设置在所述浮置栅的第一侧壁上；第二介电层，设置在所述浮置栅与所述抹除栅之间；选择栅，设置在所述浮置栅的相对的第二侧壁上；间隙壁，设置在所述选择栅与所述控制栅之间以及所述选择栅与所述浮置栅之间；源极掺杂区，设置在所述基底内且邻近所述浮置栅的所述第一侧壁；以及漏极掺杂区，配置在所述基底内且邻近所述选择栅。
[0016]根据本专利技术实施例，所述第一介电层比所述第二介电层厚。
[0017]根据本专利技术实施例，所述第一介电层包含氧化物
‑
氮化物
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氧化物(ONO)介电层。
[0018]根据本专利技术实施例，所述第二介电层是氧化硅层。
[0019]根据本专利技术实施例，所述抹除栅与所述源极掺杂区部分重叠。
[0020]根据本专利技术实施例，所述存储单元还包含源极线接触，设置在所述源极掺杂区上；以及位线接触，设置在所述漏极掺杂区上。
[0021]根据本专利技术实施例，所述存储单元还包含绝缘层，设置在所述基底和所述抹除栅之间，其中，所述绝缘层的厚度从所述浮置栅的第一侧壁往所述源极线接触的方向增加。
[0022]根据本专利技术实施例，所述抹除栅与所述控制栅在结构上是一体的。
[0023]根据本专利技术实施例，所述抹除栅、所述控制栅、所述浮置栅和所述选择栅由多晶硅构成。
[0024]根据本专利技术实施例，所述存储单元还包含选择栅氧化层，设置在所述选择栅与所述基底之间；以及浮置栅氧化层，设置在所述浮置栅与所述基底之间。
附图说明
[0025]图1是本专利技术实施例所绘示的半导体存储器元件的部分布局示意图；
[0026]图2是沿着图1中切线I
‑
I
’
所示的剖面示意图；
[0027]图3至图12为本专利技术实施例所绘示的半导体存储器元件的制作方法示意图。
[0028]符号说明
[0029]1 半导体存储器元件
[0030]100 基底
[0031]102 氧化硅垫层
[0032]110 沟槽绝缘结构
[0033]120 多晶硅层
[0034]220 多晶硅层
[0035]AA 主动(有源)区域
[0036]BLC 位线接触
[0037]SLC 源极线接触
[0038]DD 漏极掺杂区
[0039]SS 源极掺杂区
[0040]DL 元件线
[0041]D1 第一方向
[0042]D2 第二方向
[0043]DL1 第一介电层
[0044]DL2 第二介电层
[0045]CG 控制栅
[0046]CGL 控制栅线
[0047]EG 抹除栅
[0048]EGL 抹除栅线
[0049]FG 浮置栅
[0050]FGD 浮置栅氧化层
[0051]SG 选择栅
[0052]SGD 选择栅氧化层
[0053]SGL 选择栅线
[0054]SL 源极线
[0055]MC 存储单元
[0056]SW1 第一侧壁
[0057]SW2 第二侧壁
[0058]SP 间隙壁
[0059]IN 绝缘层
[0060]IL 介电层
[0061]HM 硬掩模图案
[0062]PR1 光致抗蚀剂图案
[0063]OP1 开口
具体实施方式
[0064]在下文中，将参照附图说明细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人员得以具以实施。
[0065]当然，也可采行其他的实施例，或是在本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器元件，包含：基底；多条元件线，包含沿第一方向平行延伸的选择栅线、控制栅线、抹除栅线和源极线，其中，所述控制栅线设置在所述抹除栅线与所述选择栅线之间，所述抹除栅线与所述控制栅线合并，且所述源极线位于所述抹除栅线下方的所述基底中，其中，所述多条元件线定义出多个存储单元；所述多个存储单元的多个漏极掺杂区，设置在所述基底内且邻近所述选择栅线；多个位线接触，分别设置在所述多个存储单元的所述多个漏极掺杂区上；所述多个存储单元的多个源极掺杂区，电连接至所述基底中的所述源极线且设置在所述抹除栅线下方；以及多个源极线接触，分别设置在所述多个存储单元的所述多个源极掺杂区上，其中，所述多个源极线接触在与所述第一方向正交的第二方向上与所述多个位线接触对齐。2.如权利要求1所述的半导体存储器元件，其中，各个所述多个存储单元包含设置在所述控制栅线下方的浮置栅。3.如权利要求1所述的半导体存储器元件，其中，在俯视时，所述抹除栅线与所述源极线部分重叠。4.如权利要求2所述的半导体存储器元件，其中，各个所述多个源极掺杂区与所述浮置栅的第一侧壁相邻设置。5.如权利要求4所述的半导体存储器元件，其中，还包含：第一介电层，设置在所述浮置栅与所述控制栅线之间。6.如权利要求5所述的半导体存储器元件，其中，所述第一介电层包含氧化物
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氮化物
‑
氧化物(ONO)介电层。7.如权利要求5所述的半导体存储器元件，其中，还包含：第二介电层，设置在所述浮置栅与所述抹除栅线之间。8.如权利要求7所述的半导体存储器元件，其中，所述第二介电层是氧化硅层。9.如权利要求7所述的半导体存储器元件，其中，所述第二介电层仅设置在所述浮置栅的第一侧壁上。10.如权利要求7所述的半导体存储器元件，...

【专利技术属性】
技术研发人员：叶毓仁，帅宏勋，陈志容，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：