获得垂直型沟道高压超级结半导体器件的方法技术

本发明专利技术公开了一种获得垂直型沟道高压超级结半导体器件的方法，步骤一、在Ｎ＋基板上进行第一次Ｎ型外延成长；步骤二、刻蚀所述Ｎ型外延层，在Ｎ型外延层上形成一定高宽比的沟槽穿通到Ｎ＋基板上；步骤三、在所述沟槽中填入Ｐ型外延层；步骤四、利用化学机械研磨得到平坦的Ｎ型柱子和Ｐ型柱子交替出现的结构；步骤五、在步骤四形成的Ｎ型柱子和Ｐ型柱子交替出现的结构上进行第二次Ｎ型外延成长，然后重复实施步骤二至四得到更高Ｐ型沟槽高宽比的平坦的Ｎ型柱子和Ｐ型柱子交替出现的结构，直到Ｎ型外延层的厚度达到器件阻挡电压的要求。本发明专利技术能够在工艺难度不增大的条件下有效减少Ｐ型柱子占比，降低比抵抗电阻。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路的制造工艺方法，特别是涉及一种获得垂直型沟 道高压超级结半导体器件的方法。
技术介绍
MOSFET(metal-oxide-semiconductor field-effecttransistorikMfi^ 物半导体场效应晶体管)采用新的耐压层结构，利用一系列交替排列的P型和N型半导体 薄层(半导体薄层或称为柱子)，在截止状态且较低电压下就将P型和N型区耗尽，实现电 荷相互补偿；从而使N型区在高掺杂浓度下实现高的击穿电压，同时获得低导通电阻，打破 传统功率MOSFET理论极限。因此这种新的耐压层结构在高压器件中受到越来越多的重视。所述新的耐压层结构制作方法可分为两种一是利用多次外延成长_光刻_注入 来获得交替的P型和N型掺杂区；二是在N型硅外延层上开沟槽，向沟槽中填入P型多晶， 或倾斜注入P型杂质，或填入P型外延。第一种方法不仅工艺复杂，成本很高，而且实现难 度大；例如一般600V的器件需要5-7次外延成长-光刻-注入，经过多次外延生长后，光刻 需要的对准标记往往因为变形没法识别，这时就需要在2-3次外延成长后通过额外的工艺 来作出新的对准标记。第二种方法中，倾斜注入由于稳定性和重复性差不能用入批量生产， 所需杂质浓度的P型多晶硅迄今为止未能在工艺上实现，因此P型外延填入工艺受到很大 的关注。在P型外延填入工艺中，深沟槽刻蚀和外延填入是关键所述宽沟槽的高宽比越 大(一般600V器件中，沟槽深度约45-50 μ m,宽度约3-5 μ m,高宽比约9-16)就能使P型 柱子的占比〔即器件单元中，P型柱子的面积除以(P型柱子的面积+N型柱子的面积)〕越 小，器件导通时电流可流通的面积(N型柱子面积)越大，器件的比抵抗电阻就越小。但是 刻蚀具有很高高宽比(如大于6 1)的沟槽在工艺上难度很大，往这样高高宽比的沟槽中 填入外延层也有很大的加工困难。此外，通过已有的P型外延填入工艺得到的器件，还主要 是平面型器件(参见图1)。与垂直型器件相比，平面型器件的单元面积大，因此平面型器件 的比抵抗电阻相对较大。
技术实现思路
本专利技术要解决的技术问题是提供一种获得垂直型沟道高压超级结半导体器件的 方法，能够有效减少P型柱子占比，降低比抵抗电阻。为解决上述技术问题，本专利技术的是 采用如下技术方案实现的步骤一、在N+基板上进行第一次N型外延成长，并在N型外延层上形成一层介质 膜；步骤二、刻蚀所述N型外延层，在N型外延层上形成一定高宽比的沟槽穿通到N+ 基板上；步骤三、在所述沟槽中填入P型外延层；步骤四、利用化学机械研磨得到平坦的N型柱子和P型柱子交替出现的结构；步骤五、在步骤四形成的N型柱子和P型柱子交替出现的结构上进行第二次N型 外延成长，然后重复实施步骤二至四得到高于前次P型沟槽高宽比的平坦的N型柱子和P 型柱子交替出现的结构，直到N型外延层的厚度达到器件阻挡电压的要求。本专利技术的采用的另一种技术方案 是，包括如下工艺步骤步骤一、在P+基板上进行第一次P型外延成长，并在P型外延层上形成一层介质 膜；步骤二、光刻刻蚀所述P型外延层，在P型外延层上形成一定高宽比的沟槽穿通到 P+基板上；步骤三、在所述沟槽中填入N型外延层；步骤四、利用化学机械研磨得到平坦的P型柱子和N型柱子交替出现的结构；步骤五、在步骤四形成的P型柱子和N型柱子交替出现的结构上进行第二次P型 外延成长，然后重复实施步骤二至四得到高于前次N型沟槽高宽比的平坦的P型柱子和N 型柱子交替出现的结构，直到P型外延层的厚度达到器件阻挡电压的要求。采用本专利技术的方法，在工艺难度不增大的条件下，利用多次不同能量的P阱注入 减小热过程，以减小P型柱子的扩散，使交替排列的P型区和N型区半导体薄层中P型区的 占比减小，以得到更低的比抵抗电阻，并获得更高高宽比的P型柱子。在接触孔打开后，进行高能量离子注入，能实现深沟槽P型杂质与P阱的接通。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明图1是现有的P外延填入沟槽的超级结MOSFET (平面型)结构图；图2是采用本专利技术的方法沟槽刻蚀完成后示意图；图3是采用本专利技术的方法P型外延填充沟槽完成后示意图；图4是采用本专利技术的方法外延层化学机械研磨完成后示意图；图5是重复图2-4的工艺方法完成后示意图；图6是采用本专利技术的方法沟槽工艺，P阱注入，N+源注入，接触孔工艺，深P型注入 完成后示意图；图7是采用本专利技术的方法P+注入完成后示意图；图8是采用本专利技术的方法表面金属光刻/刻蚀，背面金属工艺完成后器件结构示 意图。具体实施例方式参见图2-8所示，本专利技术包括如下 工艺步骤步骤一、在N+基板上进行第一次N型外延成长，并在N型外延层上形成一层介质膜。步骤二、刻蚀所述N型外延层，在N型外延层上形成一定高宽比的沟槽穿通到N+ 基板上(参见图2所示)。刻蚀的方法可以采用已知的各种现有技术。所述一定高宽比的 沟槽可以是高宽比大于或等于41的沟槽。步骤三、参见图3所示，在所述沟槽中填入P型外延层。步骤四、利用化学机械研磨得到平坦的N型柱子和P型柱子交替出现的结构(结 合图4所示)。步骤五、在步骤四形成的N型柱子和P型柱子交替出现的结构上进行第二次N型 外延成长，然后重复实施步骤二至四得到更高(当第一次刻蚀的沟槽高宽比为4 1时，那 么经过第二次刻蚀后的沟槽高宽比将变为8 1)P型沟槽高宽比的平坦的N型柱子和P型 柱子交替出现的结构，直到N型外延层的厚度达到器件阻挡电压的要求。在重复实施上述步骤二至五的过程中，后面一次在N型外延层上形成的沟槽的底 部要接触到前一次沟槽的顶部。图5是重复一次步骤二至四后得到的结构。由于在以上 工艺过程中每次光刻刻蚀可以通过刻蚀制作新的对准标记，不会出现因多次实施外延-光 刻_离子注入工艺使对准标记变形的问题。在重复实施上述步骤二至五的过程中，重复光刻既可以使用与前次同样的掩膜 版，也可以根据工艺需要采用新的掩膜版。例如如果前次的对准标记在下次外延成长后出 现变形不能适用，可采用新掩膜版放入新的对准标记。上述步骤二中所述的一定高宽比，要根据器件的要求和设备的加工能力来选定， 按照器件要求的沟槽宽度，选择单次刻蚀和外延层成长工艺能完成的最大的沟槽深度，以 减小完成目标N型柱子和P型柱子所需要的步骤一到步骤四的重复次数，节约成本。例如 对于一个特定器件，如单元PITCH 15 μ m,沟槽宽3 μ m,沟槽深50 μ m的设计，可以通过两次 步骤一到步骤四的重复，每次实现沟槽宽3 μ m,沟槽深25 μ m的相关工艺来实现，也可以通 过四次步骤一到步骤四的重复，每次实现沟槽宽3 μ m，沟槽深12. 5μπι的相关工艺来完成， 在工艺能力能达到的情况下前者(两次步骤一到步骤四的重复)具有成本低的优点。步骤六、再成长器件沟道区所需要的N型外延。步骤七、通过光刻刻蚀得到用于制作器件沟道的沟槽。步骤八、通过热氧化在所述制作器件沟道的沟槽中形成栅氧，然后再填入N型多 晶硅，通过回刻或化学机械研磨得到平坦的多晶硅填好的沟槽。步骤九、注入P型杂质形成器件的阱(根据不同器件设计的需求，有时是全硅片注 入，有时是在终端区以外的区域注入)。在形成器件的阱过程中采用多次不同能量的P型杂 质注入的方式，以本文档来自技高网...

【技术保护点】
一种获得垂直型沟道高压超级结半导体器件的方法，其特征在于，包括如下工艺步骤：步骤一、在Ｎ＋基板上进行第一次Ｎ型外延成长，并在Ｎ型外延层上形成一层介质膜；步骤二、光刻刻蚀所述Ｎ型外延层，在Ｎ型外延层上形成一定高宽比的沟槽穿通到Ｎ＋基板上；步骤三、在所述沟槽中填入Ｐ型外延层；步骤四、利用化学机械研磨得到平坦的Ｎ型柱子和Ｐ型柱子交替出现的结构；步骤五、在步骤四形成的Ｎ型柱子和Ｐ型柱子交替出现的结构上进行第二次Ｎ型外延成长，然后重复实施步骤二至四得到高于前次Ｐ型沟槽高宽比的平坦的Ｎ型柱子和Ｐ型柱子交替出现的结构，直到Ｎ型外延层的厚度达到器件阻挡电压的要求。

【技术特征摘要】

【专利技术属性】
技术研发人员：肖胜安，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：31