半导体结构的制备方法技术

本公开提供一种半导体结构的制备方法。该方法包括：提供基底，基底包括阵列区、核心区和外围区；在基底上形成依序堆叠的金属层和第一掩膜层，并在位于阵列区和核心区的第一掩膜层中形成第一图案；在形成有所述第一图案的第一掩膜层上形成第二掩膜层，并在位于阵列区和核心区的第二掩膜层中形成第二图案；基于第二图案，蚀刻具有第一图案的第一掩膜层，在位于阵列区和核心区的第一掩膜层中形成第三图案；在第一掩膜层上形成第三掩膜层，并在位于外围区的第三掩膜层中形成第四图案；将第四图案转移至位于外围区的第一掩膜层中；基于第三图案和第四图案，蚀刻金属层，形成金属线。该方法能提高半导体结构良率。高半导体结构良率。高半导体结构良率。

【技术实现步骤摘要】
半导体结构的制备方法


[0001]本公开涉及半导体制备
，尤其涉及一种半导体结构的制备方法。

技术介绍

[0002]随着半导体技术的不断成熟，对半导体存储芯片的高密度以及大容量的要求越来越高，在半导体结构的制备过程中，图案多而密集，精细度要求也随之提高。
[0003]半导体结构的基底上的不同功能区的图案密度不同，在制备半导体工艺的过程中，存在多种工艺环节，例如沉积、蚀刻、清洗等，而图案的密度会影响同一工艺环节的处理效果，例如蚀刻速率、沉积速率等，当图案密度相差较大时，经同一工艺环节处理后会导致尺寸偏差，使半导体结构产生缺陷，降低良率。
[0004]在所述
技术介绍
部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的相关技术的信息。

技术实现思路

[0005]本公开实施例提供了一种半导体结构的制备方法，能够提高半导体结构的良率。
[0006]本公开实施例提供了一种半导体结构的制备方法，包括：提供基底，所述基底包括阵列区、核心区和外围区；在所述基底上形成依序堆叠的金属层和第一掩膜层，并在位于所述阵列区和所述核心区的第一掩膜层中形成第一图案；在形成有所述第一图案的第一掩膜层上形成第二掩膜层，并在位于所述阵列区和所述核心区的第二掩膜层中形成第二图案；基于所述第二图案，蚀刻具有所述第一图案的第一掩膜层，在位于所述阵列区和所述核心区的第一掩膜层中形成第三图案；在所述第一掩膜层上形成第三掩膜层，并在位于所述外围区的第三掩膜层中形成第四图案；将所述第四图案转移至位于所述外围区的第一掩膜层中；基于所述第三图案和所述第四图案，蚀刻所述金属层，形成金属线。
[0007]在本公开的一些实施例中，在形成有所述第一图案的第一掩膜层上形成第二掩膜层，并在位于所述阵列区和所述核心区的第二掩膜层中形成第二图案，包括：在形成有所述第一图案的第一掩膜层上形成第二掩膜层；在所述第二掩膜层中形成第二预设图案；在具有所述第二预设图案的第二掩膜层上共形地形成第二牺牲层；在所述第二牺牲层之间填充第二填充层；去除所述第二牺牲层，在所述第二填充层和所述第二掩膜层之间形成所述第二图案。
[0008]在本公开的一些实施例中，在所述第二掩膜层中形成第二预设图案，包括：在所述第二掩膜层上形成第一光阻层；在所述第一光阻层中形成所述第二预设图案；将所述第二预设图案转移至所述第二掩膜层中，并去除所述第一光阻层。
[0009]在本公开的一些实施例中，在竖直方向上，所述第二图案位于具有所述第一图案的第一掩膜层的正上方，并使得所述第三图案的密度为所述第一图案的密度的2倍。
[0010]在本公开的一些实施例中，在所述第一掩膜层上形成第三掩膜层，并在位于所述外围区的第三掩膜层中形成第四图案，包括：在所述第一掩膜层上形成第三掩膜层；在所述
第三掩膜层上形成第二光阻层；在位于所述外围区的第二光阻层中形成第四图案；将所述第四图案转移至所述第三掩膜层中，并去除所述第二光阻层。
[0011]在本公开的一些实施例中，在位于所述阵列区和所述核心区的第一掩膜层中形成第一图案，包括：在所述第一掩膜层上形成初始旋涂层；在位于所述阵列区和所述核心区的所述初始旋涂层中形成第一预设图案；在具有所述第一预设图案的所述初始旋涂层上共形地形成第一牺牲层；在所述第一牺牲层之间填充第一填充层；去除所述第一牺牲层，在所述第一填充层和所述初始旋涂层之间形成所述第一图案；将所述第一图案转移至所述第一掩膜层中。
[0012]在本公开的一些实施例中，在位于所述阵列区和所述核心区的所述初始旋涂层中形成第一预设图案，包括：在所述初始旋涂层上形成初始光阻层；在位于所述阵列区和所述核心区的初始光阻层中形成所述第一预设图案；将所述第一预设图案转移至所述初始旋涂层中。
[0013]在本公开的一些实施例中，所述第四图案的密度小于位于所述核心区的第一掩膜层中的所述第三图案的密度。
[0014]在本公开的一些实施例中，在所述基底上形成金属层后，还包括：在所述金属层上形成硬掩膜层；在所述硬掩膜层上形成介质层；在所述介质层上形成所述第一掩膜层。
[0015]在本公开的一些实施例中，基于所述第三图案和所述第四图案，蚀刻所述金属层，形成金属线，包括：将所述第一掩膜层中的所述第三图案和所述第四图案转移至所述硬掩膜层和所述介质层中，并去除所述介质层；基于所述硬掩膜层中的所述第三图案和所述第四图案，蚀刻所述金属层，形成所述金属线。
[0016]由上述技术方案可知，本公开实施例的半导体结构的制备方法及半导体结构具备以下优点和积极效果中的至少之一：
[0017]本公开实施例中，形成第二掩膜层后，核心区与阵列区同步蚀刻，使第一掩膜层具有第三图案，尽管在形成第三掩膜层之前，位于核心区的第一掩膜层中的图案的密度大于位于外围区的第一掩膜层中的图案的密度，使得位于外围区的第三掩膜层的高度大于位于核心区的第三掩膜层的高度，但仅在位于外围区的第三掩膜层中形成第四图案，因而在蚀刻第三掩膜层时，仅蚀刻位于外围区的第三掩膜层，而不会同时蚀刻位于核心区的第三掩膜层，因而避免了位于外围区的和核心区的第三掩膜层的高度差而导致的蚀刻缺陷，进而提高了半导体结构的良率。
附图说明
[0018]通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。
[0019]图1为相关技术中的半导体结构在竖直方向上出现尺寸不均匀的示意图；
[0020]图2为本公开一些实施例示出的半导体结构的制备方法的流程图；
[0021]图3至图8为本公开一些实施例示出的在第一掩膜层上形成第一图案的半导体结构的示意图；
[0022]图9至图15为本公开一些实施例示出的在第一掩膜层上形成第二掩膜层，并在第二掩膜层上形成第二图案的示意图；
[0023]图16为本公开一些实施例示出的将第二图案转移至第一掩膜层上形成第三图案的示意图；
[0024]图17至图18为本公开一些实施例示出的形成具有第四图案的第三掩膜层的示意图；
[0025]图19为本公开一些实施例示出的将第四图案转移至第一掩膜层的示意图；
[0026]图20为本公开一些实施例示出的将第一掩膜层的第三图案和第四图案转移至硬掩膜层中的示意图；
[0027]图21为本公开一些实施例示出的基于第三图案和第四图案蚀刻金属层形成金属线的示意图。
[0028]附图标记说明：
[0029]10
’
、基底；20
’
、金属层；30
’
、氧化层；40
’
、掩膜层；50
’
、光阻层；A
’
、阵列区；B
’
、核心区；C
’
、外围区；
[0030]10、基底；20、金属层；30、硬掩膜层；31、介质层；40、第一掩膜层；50、初始旋涂层；51、初始抗反射层；52、初始光阻层；53、本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制备方法，其特征在于，包括：提供基底，所述基底包括阵列区、核心区和外围区；在所述基底上形成依序堆叠的金属层和第一掩膜层，并在位于所述阵列区和所述核心区的第一掩膜层中形成第一图案；在形成有所述第一图案的第一掩膜层上形成第二掩膜层，并在位于所述阵列区和所述核心区的第二掩膜层中形成第二图案；基于所述第二图案，蚀刻具有所述第一图案的第一掩膜层，在位于所述阵列区和所述核心区的第一掩膜层中形成第三图案；在所述第一掩膜层上形成第三掩膜层，并在位于所述外围区的第三掩膜层中形成第四图案；将所述第四图案转移至位于所述外围区的第一掩膜层中；基于所述第三图案和所述第四图案，蚀刻所述金属层，形成金属线。2.根据权利要求1所述的方法，其特征在于，在形成有所述第一图案的第一掩膜层上形成第二掩膜层，并在位于所述阵列区和所述核心区的第二掩膜层中形成第二图案，包括：在形成有所述第一图案的第一掩膜层上形成第二掩膜层；在所述第二掩膜层中形成第二预设图案；在具有所述第二预设图案的第二掩膜层上共形地形成第二牺牲层；在所述第二牺牲层之间填充第二填充层；去除所述第二牺牲层，在所述第二填充层和所述第二掩膜层之间形成所述第二图案。3.根据权利要求2所述的方法，其特征在于，在所述第二掩膜层中形成第二预设图案，包括：在所述第二掩膜层上形成第一光阻层；在所述第一光阻层中形成所述第二预设图案；将所述第二预设图案转移至所述第二掩膜层中，并去除所述第一光阻层。4.根据权利要求1至3中任一项所述的方法，其特征在于，在竖直方向上，所述第二图案位于具有所述第一图案的第一掩膜层的正上方，并使得所述第三图案的密度为所述第一图案的密度的2倍。5.根据权利要求1至3中任一项所述的方法，其特征在于，在所述第一掩膜层上形成第三掩膜层，并在位于所...

【专利技术属性】
技术研发人员：游加加，常庆环，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：