一种沟槽型MOSFET器件的制造方法技术

本发明专利技术公开了一种沟槽型MOSFET器件的制造方法，属于半导体器件技术领域。N型半导体基底上形成低浓度N

【技术实现步骤摘要】
一种沟槽型MOSFET器件的制造方法


[0001]本专利技术属于半导体器件领域，具体而言是一种沟槽型的MOSFET器件。

技术介绍

[0002]近年来，在进行电力变换和电力控制的场所、功率半导体装置是不可缺少的器件，但是作为一种沟槽型MOSFET半导体装置，其高速的开关优良性能备受瞩目，在电源等领域作为关键使用。
[0003]在传统的硅基底的沟槽型MOSFET器件的结构制造中，如图1所示，以N型沟槽MOSFET器件为例，其具体制造步骤如下：在高掺杂的硅基底上生长一层轻掺杂的外延层；在外延层通过离子注入B等形成为厚度为2μm的P型区域；在P型区上通过图形化和通过离子注入形成源区;在贯穿源区和基区伸入外延层形成一个U型槽。在U型沟槽底部和侧面中生长一层绝缘薄膜和在沟槽中填入多晶硅作为栅极电极。在栅电极上生长一层绝缘层。在整个晶片面上生长一层金属形成源电极。栅极端子TG连接栅极，源极端子TS连接源电极和漏极端子TD连接高掺杂的硅基底漏极。
[0004]如果按照以上传统的设计和制造方法，所得的沟槽型MOSFET器件会出现一些对电性能有影响的现象。其中最为突出的问题就是在贯穿源区和基区并伸入外延层形成的U型槽，其超出P区的沟槽部分，器件在低电压下工作，此时会产生沟道，电流从源区经过沟道直接到达漏区.此种情况下，栅极电极和外延区的相对面积比较大，会导致栅漏之间的感生电容增大，当栅漏之间感生电容增大时，沟槽底部的拐角处产生电场集中的现象。由于电场集中会导致在需要高速开关操作的应用中，开关的速率会降低，功率损耗升高，与此同时，漏极区和基极之间的击穿电压会降低，很容易造成器件损坏。

技术实现思路

[0005]本专利技术针对以上提出的几个问题，我们对现有沟槽型MOSFET结构做了改进，即将沟槽的深度控制在P区深度以内或者与P区底面相平，并且在沟槽底面做出一个掺杂浓度等于或者大于外延层掺杂浓度的扩散区。
[0006]本专利技术的技术方案如下：一种沟槽型的MOSFET器件，高掺杂N型半导体基底上生长低浓度N
‑
外延层；外延层上是P型区；在P型区之上是源区，贯穿源区至P型区的内部形成沟槽，所述沟槽以及底面不到达外延层；在沟槽底面形成N型区，掺杂浓度等于或者大于外延层掺杂浓度，在沟槽侧壁以及沟槽底表面1生长绝缘薄膜，绝缘薄膜上是多晶硅膜制成的栅电极，栅电极上是层间绝缘膜；在包括所述层间绝缘膜上的基极区域上及源极区域上有与源极区域和基极区域电连接的源电极；在基底的背面生长金属形成漏极电极；栅电极与栅极端子TG电连接，源电极与源极端子TS电连接，漏电极与漏极端子TD电连接。
[0007]进一步的，所述低浓度外延层的厚度为3μm。
[0008]进一步的，所述P型区的深度为2μm。
[0009]进一步的，所述源区厚度为0.3μm至0.4μm。
[0010]进一步的，所述沟槽深度为1.7~1.8μm。
[0011]进一步的，所述的高掺杂，其掺杂浓度为1E18~ 1E19/
㎝
3。
[0012]进一步的，所述外延层的掺杂浓度为2E15/
㎝
3。
[0013]进一步的，所述N型区厚度约为0.5~0.3μm，掺杂浓度为2E15~3E15/
㎝
3。
[0014]进一步的，所述绝缘薄膜为二氧化硅薄膜，绝缘薄膜的厚度为500
‑
1000埃。
[0015]进一步的，所述层间绝缘膜为BPSG膜或者USG膜或者SIN与BPSG的复合膜，层间绝缘膜厚度为0.6μm至1μm。
[0016]与现有技术相比，具有以下技术效果：通过这种结构方式的改变，当器件在工作时从源区至P区电子流入漏区时其导通电阻会更小，沟槽底部拐角处的电场集中问题得以改善，进一步解决在需要高速开关操作的应用中，开关的速率降低，功率损耗升高的问题。
附图说明
[0017]图1是一种新的沟槽型MOSFET器件的结构；图2是另一种新的沟槽型MOSFET器件的结构。
[0018]其中，2是半导体基底，4是低浓度外延层，6是P型区，6a是沟道区，8是源区，10、30是沟槽，10a、30a是底面，12是n型区，14是绝缘薄膜，16是栅电极，18是层间绝缘膜，20是源电极，22是漏电极。
具体实施方式
[0019]下面结合附图对本专利技术的技术方案做进一步的解释。
实施例
[0020]具体步骤：如图1所示在高掺杂N型半导体基底2上（掺杂浓度为 1E18~1E19/
㎝3）生长3μm厚的低浓度外延层4（掺杂浓度为2E15/
㎝3）。
[0021]在厚度为3μm的外延层（掺杂浓度为2E15/
㎝3）上以注入的方式形成深度为2μm的P型区6。
[0022]在P型区6上形成厚度约为0.3μm至0.4μm的源区8。
[0023]贯穿源区8至P型区6的内部形成深度为1.8μm的沟槽10。该沟槽10以及底面10a不到达外延层4。
[0024]在沟槽10以及10a底面形成n型区12，厚度约为0.5μm，掺杂浓度为(2E15/
㎝3).N型区12是器件导通时作为沟道区6a和外延层4之间的电流通路。
[0025]在沟槽10以及沟槽底表面10a和n型区12上生长厚度约为（500~1000埃）的绝缘薄膜14。该绝缘薄膜14是二氧化硅薄膜。
[0026]在绝缘薄膜14上生长由多晶硅膜制成的栅电极16。
[0027]在栅电极16上生长厚度约为0.6μm至1μm的层间绝缘膜18。该薄膜是层间绝缘膜为BPSG膜或者USG膜。
[0028]在包括该层间绝缘膜18上的基极区域6上及源极区域8上形成有与源极区域8和基极区域6电连接的源电极（Al等）20。
[0029]在硅基板2的背面生长镍（Ni)、金（Au)等金属形成漏电极22。栅电极16与栅极端子TG电连接，源电极20与源极端子TS电连接，漏电极22与漏极端子TD电连接。
[0030]以上是具体实施的第一方案详细过程。对方案一条件下制成的沟槽型MOSFET的工作原理做一描述。
[0031]在栅极端子TG加正向电压，在源极端子TS加负电压或者接地，栅极16和P区6相当于以绝缘膜为介质的平板电容器，在正的栅源电压作用下，介质中产生了一个垂直于P区6的由栅极指向P区的电场。这个电场是排斥空穴而吸引电子。因此栅极附近的P型区中的空穴会被排斥，同时P型衬底中的少子（电子）被吸引到栅极的绝缘膜14附近，当正的栅源电压到达一定数值时，这些电子在绝缘膜14附近的P区形成一个N型薄层,称为反型层6a,这个反型层实际上就组成了源漏两极间的N型沟道，由于它是栅源正电压感应产生的，所以称为感生沟道。显然，当栅源电压Vgs的值越大，则作用于半导体表面的电场越强，吸引到绝缘膜14附近的电子就越多，感生沟道就越厚，沟道电阻的阻值越小。接着在漏极端子TD方施加正压，源极端子TS施加负压或者接地，此时方案一形本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种沟槽型MOSFET器件的制造方法，其特征在于，在高掺杂N型半导体基底上生长低浓度N
‑
外延层；在低浓度N
‑
外延层上形成P型区作为源区，贯穿源区至P型区的内部形成沟槽，所述沟槽以及底面不到达外延层；在沟槽底面形成N型区，掺杂浓度等于或者大于外延层掺杂浓度，在沟槽侧壁以及沟槽底表面生长绝缘薄膜，绝缘薄膜上是多晶硅膜制成的栅电极，栅电极上是层间绝缘膜；在包括所述层间绝缘膜上的基极区域上及源极区域上有与源极区域和基极区域电连接的源电极；在基底的背面生长金属形成漏极电极；栅电极与栅极端子TG电连接，源电极与源极端子TS电连接，漏电极与漏极端子TD电连接。2.根据权利要求1所述沟槽型的MOSFET器件，其特征在于，所述低浓度外延层的厚度为3μm。3.根据权利要求1所述沟槽型的MOSFET器件，其特征在于，所述P型区的深度为2μm。4.根据权利要求1所述沟槽型的MOSFET器件，其...

【专利技术属性】
技术研发人员：余恒文，鈴木健之，李旻姝，郑英豪，牛连瑞，洪吉文，
申请(专利权)人：浙江萃锦半导体有限公司，
类型：发明
国别省市：