一种半导体结构及其制备方法技术

本发明专利技术涉及半导体技术领域，提供了一种半导体结构及其制备方法。一种半导体结构包括漏极；N+型衬底层，第一P型基区、第二P型基区以及第三P型基区；第一P+离子注入区、第三P+离子注入区、第四P+离子注入区；第一N+离子注入区，连接所述第一P型基区与所述第二P型基区；所述第一N+离子注入区作为所述半导体结构的部分导电沟道；第二P+离子注入区；第二N+离子注入区，与所述第一N+离子注入区之间设置有所述第三P+离子注入区；第三N+离子注入区；第一栅极区；第二栅极区；源极。本发明专利技术具有改善雪崩电流通路、降低体二极管性能退化以及提高器件高可靠性的特性。性的特性。性的特性。

【技术实现步骤摘要】
一种半导体结构及其制备方法


[0001]本专利技术属于半导体器件
，具体涉及一种半导体结构及其制备方法。

技术介绍

[0002]碳化硅材料作为宽禁带半导体材料，比硅材料具有更优异的特性，禁带宽度是硅的3倍，临界击穿电场是硅的10倍，热导率是硅的4倍。使用碳化硅材料制成的功率器件比硅器件具有更高的工作频率、更小的损耗以及更高的工作温度和功率密度，热别适合应用于高压、大功率、高温、抗辐射的电力电子器件中。
[0003]近年来，碳化硅金属氧化物场效应晶体管（SiC MOSFET）被推向功率器件市场。在相同耐压能力下，SiC MOSFET比传统的硅绝缘栅双极场效应晶体管（Si IGBT）具有更高的工作温度、更低的开关损耗以及更高的开关频率。虽然SiC MOSFET性能优异，但是SiC MOSFET器件内部由于材料缺陷以及位错等原因，重复雪崩状态下体二极管性能退化严重，降低器件可靠性。同时，体二极管性能的退化，导致器件性能稳定性差异，大大增加应用系统的风险。如何解决SiC MOSFET在雪崩状态下的性能退化问题，提升器件稳定性，成为了亟待解决的技术问题。

技术实现思路

[0004]为了解决
技术介绍
中的至少一个技术问题，本专利技术提出了一种半导体结构，在通过在SiC MOSFET旁集成耗尽型JFET结构，利用JFET与MOSFET沟道夹断能力的差异，改变器件雪崩电流路径，提升SiC MOSFET器件抗雪崩能力以及器件可靠性。
[0005]根据本专利技术的第一个方面，本专利技术首先提供了一种半导体结构，所该结构包括：漏极；N+型衬底层，与所述漏极欧姆接触；N
‑
型外延层，位于所述N+型衬底层上，且远离所述N+型衬底层的一侧依次形成有间隔分布的第一P型基区、第二P型基区以及第三P型基区；第一P+离子注入区、第三P+离子注入区、第四P+离子注入区，分别覆盖所述第一P型基区、所述第二P型基区以及所述第三P型基区的部分顶面；第一N+离子注入区，连接所述第一P型基区与所述第二P型基区，且覆盖所述第一P型基区以及所述第二P型基区的部分顶面；所述第一N+离子注入区作为所述半导体结构的部分导电沟道；第二P+离子注入区，覆盖所述第一N+离子注入区的部分顶面；第二N+离子注入区，覆盖所述第二P型基区部分顶面，与所述第一N+离子注入区之间设置有所述第三P+离子注入区；第三N+离子注入区，覆盖所述第三P型基区，位于所述第四P+离子注入区靠近第二P型基区的一侧；第一栅极区，位于所述第一N+离子注入区的上方，且覆盖所述第二P+离子注入区
顶面；第二栅极区，横跨所述第二P型基区以及所述第三P型基区的上方；源极，位于所述N
‑
型外延层上方，且覆盖第一栅极区与第二栅极区。
[0006]进一步的，所述第一N+离子注入区底面分别低于所述第一P+离子注入区、第二P+离子注入区以及第三P+离子注入区的底面；所述第二N+离子注入区底面低于所述第三P+离子注入区底面；所述第三N+离子注入区底面低于所述第四P+离子注入区底面。
[0007]进一步的，所述第一P+离子注入区、第二P+离子注入区、第三P+离子注入区、第四P+离子注入区均与所述N
‑
型外延层顶面齐平；所述第一N+离子注入区、第二N+离子注入区、第三N+离子注入区、第四P+离子注入区均与所述N
‑
型外延层顶面齐平。
[0008]进一步的，所述第一N+离子注入区呈现U型结构，所述第二N+离子注入区与所述第三N+离子注入区均为方形结构。
[0009]进一步的，所述第一P型基区、第二P型基区、第三P型基区掺杂介质均为P型离子且掺杂浓度相同，所述P型离子掺杂浓度范围为1e16
‑
5e18cm
‑3。
[0010]进一步的，所述第一P+离子注入区、第二P+离子注入区、第三P+离子注入区和第四P+离子注入区掺杂介质均为P型离子且掺杂浓度相同，所述P型离子掺杂浓度范围为6e18
‑
5e19cm
‑3。
[0011]进一步的，所述第一N+离子注入区、第二N+离子注入区与第三N+离子注入区掺杂介质均为N型离子且掺杂浓度相同，所述N型离子的掺杂浓度范围为1e17
‑
1e19cm
‑3。
[0012]进一步的，所述第一栅极区包括第一栅极和第一绝缘介质层；所述第一栅极，覆盖所述第二P+离子注入区的部分顶面；所述第一绝缘介质层，包裹所述第一栅极外周，以使所述第一栅极与所述源极绝缘接触。
[0013]进一步的，所述第二栅极区包括栅极氧化层、第二栅极以及第二绝缘介质层，所述栅极氧化层，横跨所述第二P型基区和第三P型基区，且覆盖所述第二N+离子注入区和第三N+离子注入区的部分顶面；所述第二栅极，位于所述栅极氧化层上；所述第二绝缘介质层，包裹所述第二栅极与栅极氧化层的外周，以使所述第二栅极与所述源极绝缘接触。
[0014]进一步的，所述半导体结构还包括：依次间隔分布的第一源极欧姆接触区、第二源极欧姆接触区和第三源极欧姆接触区；所述第一源极欧姆接触区，覆盖所述第一P+离子注入区顶面和第一N+离子注入区的部分顶面；所述第二源极欧姆接触区，设置于所述第一栅极区和第二栅极区之间，覆盖所述第三P+离子注入区顶面以及第一N+离子注入区和第二N+离子注入区的部分顶面；所述第三源极欧姆接触区，覆盖所述第三N+离子注入区的部分顶面和所述第四P+离子注入区顶面。
[0015]根据本专利技术的第二个方面，本专利技术还提供了一种半导体的制备方法，包括：
S100，提供一N+型衬底，并在所述N+型衬底上生长N
‑
型外延层；S200，在所述N
‑
型外延层远离所述N+型衬底的表面进行P型离子注入，依次形成间隔分布的第一初始P型基区、第二初始P型基区以及第三初始P型基区；S300，在所述第一初始P型基区与第二初始P型基区的部分顶面进行N型离子注入，形成连接所述第一初始P型基区与第二初始P型基区的第一初始N+离子注入区；并在所述第二初始P型基区和第三初始P型基区的部分顶面进行N型离子注入，形成第二初始N+离子注入区和第三初始离子注入区；S400，在所述第一初始P型基区、第二初始P型基区以及第三初始P型基区的部分顶面进行P型离子注入，分别形成第一P+离子注入区、第三P+离子注入区和第四P+离子注入区；并在所述第一初始N+离子注入区的部分顶面进行P型离子注入，形成第二P+离子注入区；S500，对进行P型和N型离子注入之后的半导体结构进行高温退火；S600，形成位于所述第一初始N+离子注入区上的第一栅极区，以及横跨所述第二初始P型基区以及所述第三初始P型基区上方的第二栅极区；S700，在所述N
‑
型外延层上沉积形成覆盖所述第一栅极区和第二栅极区的源极；S800，在所述N+型衬底层远离所述N
‑
型外延层的一侧沉积形成漏极。
[0016]进一步的，所述S600包括：S610，在所述N
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【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，该结构包括：漏极；N+型衬底层，与所述漏极欧姆接触；N
‑
型外延层，位于所述N+型衬底层上，且远离所述N+型衬底层的一侧依次形成有间隔分布的第一P型基区、第二P型基区以及第三P型基区；第一P+离子注入区、第三P+离子注入区、第四P+离子注入区，分别覆盖所述第一P型基区、所述第二P型基区以及所述第三P型基区的部分顶面；第一N+离子注入区，连接所述第一P型基区与所述第二P型基区，且覆盖所述第一P型基区以及所述第二P型基区的部分顶面；所述第一N+离子注入区作为所述半导体结构的部分导电沟道；第二P+离子注入区，覆盖所述第一N+离子注入区的部分顶面；第二N+离子注入区，覆盖所述第二P型基区部分顶面，与所述第一N+离子注入区之间设置有所述第三P+离子注入区；第三N+离子注入区，覆盖所述第三P型基区，位于所述第四P+离子注入区靠近第二P型基区的一侧；第一栅极区，位于所述第一N+离子注入区的上方，且覆盖所述第二P+离子注入区顶面；第二栅极区，横跨所述第二P型基区以及所述第三P型基区的上方；源极，位于所述N
‑
型外延层上方，且覆盖第一栅极区与第二栅极区。2.根据权利要求1所述的半导体结构，其特征在于，所述第一N+离子注入区底面分别低于所述第一P+离子注入区、第二P+离子注入区以及第三P+离子注入区的底面；所述第二N+离子注入区底面低于所述第三P+离子注入区底面；所述第三N+离子注入区底面低于所述第四P+离子注入区底面。3.根据权利要求2所述的半导体结构，其特征在于，所述第一P+离子注入区、第二P+离子注入区、第三P+离子注入区、第四P+离子注入区均与所述N
‑
型外延层顶面齐平；所述第一N+离子注入区、第二N+离子注入区、第三N+离子注入区、第四P+离子注入区均与所述N
‑
型外延层顶面齐平。4.根据权利要求1所述的半导体结构，其特征在于，所述第一N+离子注入区呈现U型结构，所述第二N+离子注入区与所述第三N+离子注入区均为方形结构。5.根据权利要求1所述的半导体结构，其特征在于，所述第一P型基区、第二P型基区、第三P型基区掺杂介质均为P型离子且掺杂浓度相同，所述P型离子掺杂浓度范围为1e16
‑
5e18cm
‑3。6.根据权利要求1所述的半导体结构，其特征在于，所述第一P+离子注入区、第二P+离子注入区、第三P+离子注入区和第四P+离子注入区掺杂介质均为P型离子且掺杂浓度相同，所述P型离子掺杂浓度范围为6e18
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5e19cm
‑3。7.根据权利要求1所述的半导体结构，其特征在于，所述第一N+离子注入区、第二N+离子注入区与第三N+离子注入区掺杂介质均为N型离子且掺杂浓度相同，所述N型离子的掺杂浓度范围为1e17
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1e19cm
‑3。8.根据权利要求1所述的半导体结构，其特征在于，所述第一栅极区包括第一栅极和第一绝缘介质层；
所述第一栅极，覆盖所述第二P+离子注入区的部分顶面；所述第一绝缘介质层，包裹所述第一栅极外周，以使所述第一栅极与所述源极绝缘接触。9.根据权利要求1所述的半导体结构，其特征在于，所述第二栅极区包括栅极氧化层、第二栅极以及第二绝缘介质层，所述栅极氧化层，横跨所述第二P型基区和第三P型基区，...

【专利技术属性】
技术研发人员：陈显平，钱靖，
申请(专利权)人：重庆平创半导体研究院有限责任公司，
类型：发明
国别省市：