一种SOIMOS器件及其制备方法技术

本发明专利技术提供一种SOI MOS器件及其制备方法，所述SOI MOS器件包括：基底、偏置电极结构、栅极结构、源区、漏区、栅极金属层、源极金属层及漏极金属层，其中基底包括衬底、埋氧层、有源层、空腔及设置于空腔顶部的空腔口；偏置电极结构包括覆盖空腔内壁的介电层、填充所述的导电层及与所述导电层电连接的偏置电极，介电层包裹导电层；栅极结构包括栅极及栅介质层；源区及漏区分别位于栅极结构的两侧的有源层中；栅极金属层、源极金属层及漏极金属层分别与栅极、源区、漏区电连接。本发明专利技术的SOI MOS器件及其制备方法通过偏置电极结构的设置减小了SOI MOS器件的寄生电容，减少了漏电流，提高了器件的性能。的性能。的性能。

【技术实现步骤摘要】
一种SOI MOS器件及其制备方法


[0001]本专利技术涉及半导体器件领域，特别是涉及一种SOI MOS器件及其制备方法。

技术介绍

[0002]全耗尽绝缘体上硅(FDSOI)普遍采用了背栅偏压调节器件阈值电压的技术，如图1所示，为FDSOI的结构示意图，包括衬底01、埋氧层02及有源层03，施加偏压后可灵活调整器件的工作状态，使其满足低功耗/高性能等不同场景下的应用需求。但由于FDSOI的氧化埋层(BOX)层较薄，一般在20nm左右，氧化层在高温键合工艺中的可塑性降低，含有超薄层BOX的绝缘体上硅(SOI)衬底对衬底的制备工艺造成了较大挑战，衬底的成本也较高。另外，由于背栅偏压必须由P型阱(Pwell)、N型阱(Nwell)等结构施加到器件上，Pwell、Nwell等结构与硅衬底之间存在着较大的寄生电容、漏电流等，且Pwell、Nwell之间还容易形成较大互扰，使背栅偏压不稳定，器件工作状态也不稳定。如图2及图3所示，分别为SOI金属氧化物半导体场效应晶体管(MOS)器件的结构示意图及反型阱的SOI MOS器件的结构示意图，包括衬底01、埋本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种SOIMOS器件，其特征在于，包括：基底，包括依次堆叠的衬底、埋氧层、有源层及空腔，所述空腔嵌于所述基底中且所述空腔的顶部与所述有源层的上表面间隔预设距离，所述空腔的顶部设有至少一个与外部连通的空腔口；偏置电极结构，包括覆盖所述空腔内壁的介电层、填充所述空腔的导电层及与所述导电层电连接的偏置电极，所述介电层包裹所述导电层；栅极结构，包括依次堆叠的栅极及栅介质层，所述栅极结构位于所述空腔的上方，且所述栅极结构与所述空腔口之间间隔预设距离；源区及漏区，分别位于所述栅极结构沿X方向的两侧的所述有源层中；栅极金属层、源极金属层及漏极金属层，所述栅极金属层与所述栅极电连接，所述源极金属层与所述源区电连接，所述漏极金属层与所述漏区电连接。2.根据权利要求1所述的SOI MOS器件，其特征在于：所述偏置电极结构及所述栅极结构之间的所述有源层中设置有掺杂区，所述掺杂区的掺杂类型与所述有源层的掺杂类型相同或相反。3.根据权利要求2所述的SOI MOS器件，其特征在于：所述掺杂区的掺杂类型与所述有源层的掺杂类型相反，所述SOIMOS器件中设置有与所述掺杂区电连接的体接触电极。4.根据权利要求1所述的SOI MOS器件，其特征在于：所述栅极结构与所述偏置电极结构之间的间隙中设置有贯穿所述栅介质层及所述有源层的沟槽。5.根据权利要求1所述的SOI MOS器件，其特征在于：所述偏置电极结构中设置有覆盖突出于所述有源层上表面的所述导电层的侧壁的隔离层。6.根据权利要求1所述的SOI MOS器件，其特征在于：所述基底中设置有至少一个空腔延伸部，所述空腔延伸部与所述空腔连通。7.根据权利要求1所述的SOI MOS器件，其特征在于：所述栅极为金属电极，所述栅介质层为...

【专利技术属性】
技术研发人员：刘强，俞文杰，
申请(专利权)人：中国科学院上海微系统与信息技术研究所，
类型：发明
国别省市：