一种高压摆率运放连接电路及方法技术

一种高压摆率运放连接电路，其特征在于：所述运放的输出管和比较管的源极上接入电阻；所述电阻用于提高所述运放的偏置管源漏电流，以使得所述运放的偏置管源漏电流对所述运放输出管的栅源寄生电容的充放电速度提高。本发明专利技术方法简单、增加元件少，能够与拉灌电路配合使用，从而全程提高运放的压摆率。从而全程提高运放的压摆率。从而全程提高运放的压摆率。

【技术实现步骤摘要】
一种高压摆率运放连接电路及方法


[0001]本专利技术涉及集成电路领域，更具体地，涉及一种高压摆率运放连接电路及方法。

技术介绍

[0002]目前，运算放大器由于具有较高的放大倍数而被广泛的应用于各种集成电路中。运算放大器的压摆率(Slew Rate Limited，简称SR)是指输入为阶跃信号时，放大器闭环的输出电压随着时间变化的速度的平均值。一般来说，运放的工作电流的大小是高速运放的重要指标。
[0003]现有技术中，为了提高运放的压摆率，经常采用拉灌电流的方式实现对于运放输出管栅极电压的快速控制。然而，这种方式会受到拉灌过程中，运放失调电压的影响。用于产生拉灌电流的比较器的输入端分别接收运放的正相输入端电压和负反馈方式连接的运放的输出电压，因此当运放的失调电压过高时，会导致比较器无法准确判断运放内部偏置单元的偏置情况，而使得比较器的拉灌作用不能及时生效，运放的压摆率仍然难以提高。
[0004]针对这种问题，本专利技术中提供了一种新的高压摆率运放连接电路。

技术实现思路

[0005]为解决现有技术中存在的不足，本专利技术的目的在于，提供一种新的高压摆率运放连接电路，通过增加电阻，以根据电阻的压降变化将运放的偏置管栅极电压升高或降低，增加偏置管的源漏电流，以实现对运放压摆率的有效提升。
[0006]本专利技术采用如下的技术方案。
[0007]本专利技术第一方面，涉及一种高压摆率运放连接电路，其中，运放的输出管和比较管的源极上接入电阻；电阻用于提高运放的偏置管源漏电流，以使得运放的偏置管源漏电流对运放输出管的栅源寄生电容的充放电速度提高。
[0008]优选的，电路包括所述运放、第一电阻R1和第二电阻R2；其中，运放为AB类功率放大器，其偏置PMOS管Mp1的源极、输出PMOS管Mp4的栅极接入第一比较单元，其偏置NMOS管Mn1的源极、输出NMOS管Mn4的栅极接入第二比较单元；第一电阻，一端接入运放的输出PMOS管Mp4的源极、比较管Mp2的源极，另一接入电源电压；第二电阻，一端接入运放的输出NMOS管Mn4的源极、比较管Mn3的源极，另一端接地。
[0009]优选的，AB类运放的偏置部分包括偏置管Mp1与Mn1，输出管Mp4与Mn4，偏置管的比较管Mp3与Mn2，输出管的比较管Mp2与Mn3，电流源Ip1与Ip2；其中，偏置管Mp1的源极与偏置管Mn1的漏极连接并通运放差分放大部分的PMOS管接入电源电压，偏置管Mp1的漏极与偏置管Mn1的源极连接并通过运放差分放大部分的NMOS管接地；偏置管Mp1的源极与偏置管Mn1的漏极接入至输出管Mp4的栅极，偏置管Mp1的漏极与偏置管Mn1的源极连接导输出管Mn4的栅极；且输出管Mp4的源极经过第一电阻R1接电源电压，输出管Mn4的源极经过第二电阻R2接地，输出管Mp4的漏极与输出管Mn4的漏极连接作为运放的输出端；比较管Mp2和Mp3共源共栅方式接入至输出管Mp4的源极与偏置管Mp1的栅极之间，比较管Mn2和Mn3共源共栅方式
接入至偏置管Mn1的栅极与输出管Mn4的源极之间；偏置管Mp1的栅极通过第一电流源Ip1接地，偏置管Mn1的栅极经过第二电流源Ip2接入电源电压。
[0010]优选的，第一比较单元对运放的正相输入电压Vp和负相输入电压Vn进行比较，当Vp大于Vn时，第一比较单元输出第一比较电压；第二比较单元对运放的正相输入电压Vp和负相输入电压Vn进行比较，当Vp小于Vn时，第二比较单元输出第二比较电压。
[0011]优选的，第一比较电压小于电流源Ip1为运放偏置管Mp1源极和Mn1漏极提供的电压；第二比较电压大于电流源Ip2为运放偏置管Mp1漏极和Mn1源极提供的电压。
[0012]优选的，第一电阻R1在输出电压升高时，增加分压并降低偏置管Mp1的栅极电压，以使得偏置管Mp1的源漏电流增加，提高运放压摆率。
[0013]优选的，第二电阻R2在输出电压降低时，增加分压并升高偏置管Mn1的栅极电压，以使得偏置管Mp2的源漏电流增加，提高运放压摆率。
[0014]本专利技术第二方面，涉及一种高压摆率运放连接方法，其中，运放采用如本专利技术第一方面中所述的一种高压摆率运放连接电路实现。
[0015]本专利技术的有益效果在于，与现有技术相比，本专利技术中的一种新的高压摆率运放连接电路，能够通过增加电阻，以根据电阻的压降变化将运放的偏置管栅极电压升高或降低，增加偏置管的源漏电流，以实现对运放压摆率的有效提升。
[0016]本专利技术的有益效果还包括：
[0017]1、本专利技术的方法无需增加复杂的比较电路结构就可以实现在输出电压变化时的拉灌电流的产生，通过合理设计电阻阻值的大小，使得运放的压摆率得到有效提升。电路结构简单，增加元件少，以极小的代价实现了运放压摆率的升高。
[0018]2、为了防止第一、第二比较单元无法识别运放失调电压所导致的输出延迟，使得的运放的压摆率升高的速度受限，本专利技术中，采用增加电阻的方式，输出电压的变化与偏置管源漏极电流的变化基本上是同步发生的，既不会产生如第一、第二比较单元的延迟，也不会因为拉灌电流与输出电压不同步而导致输出电压存在误差的问题，提高了AB类运放的输出精度。
[0019]3、本专利技术的方法可以与现有技术中的拉灌电路同时配合使用，在不同情况下，以不同方式提高运放的压摆率。具体来说，当拉灌电路在运放的正相输入端、负相输入端电压差较小并不启动拉灌作用时，增加的电阻中压降的变化能够提高运放的压摆率。同时，在运放的正相输入端、负相输入端电压差较大时，当输出管Mp4、Mn4达到饱和，电阻压降不明显时，拉灌电路实现明显的拉灌作用继续维持运放的压摆率。
附图说明
[0020]图1为现有技术中一种提高运放压摆率的拉灌电路的结构示意图；
[0021]图2为本专利技术中一种高压摆率运放连接电路的结构示意图；
[0022]图3为本专利技术一种高压摆率运放连接电路负反馈连接时输出电压随时间变化与现有技术中输出电压随时间变化的比较示意图。
具体实施方式
[0023]下面结合附图对本申请作进一步描述。以下实施例仅用于更加清楚地说明本专利技术
的技术方案，而不能以此来限制本申请的保护范围。
[0024]图1为现有技术中一种提高运放压摆率的拉灌电路的结构示意图。如图1所示，现有技术中的一种提高运放压摆率的拉灌电路，包括AB类功率放大器的运放，另外，在该运放的PMOS输出管Mp4的栅极，可以接入一个第一比较单元，该比较单元通常可以通过运放正相输入端电压、负相输入端电压之间的比较来实现对Mp4栅极上电流的拉出作用，以使得Mp4栅极上的电位迅速降低。
[0025]另一方面，在NMOS输出管Mn4的栅极，也可以接入一个第二比较单元，在该第二比较单元上，也通过正相输入端电压和负相输入端电压之间的比较来实现对Mn4栅极上电流的灌入作用，以使得Mn4栅极上的电位迅速升高。
[0026]当Mp4的栅极电位降低时，或当Mn4的栅极电位升高时，输本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高压摆率运放连接电路，其特征在于：所述运放的输出管和比较管的源极上接入电阻；所述电阻用于提高所述运放的偏置管源漏电流，以使得所述运放的偏置管源漏电流对所述运放输出管的栅源寄生电容的充放电速度提高。2.根据权利要求1中所述的一种高压摆率运放连接电路，其特征在于：所述电路包括所述运放、第一电阻R1和第二电阻R2；其中，所述运放为AB类功率放大器，其偏置PMOS管Mp1的源极、输出PMOS管Mp4的栅极接入第一比较单元，其偏置NMOS管Mn1的源极、输出NMOS管Mn4的栅极接入第二比较单元；所述第一电阻，一端接入所述运放的输出PMOS管Mp4的源极、比较管Mp2的源极，另一接入电源电压；所述第二电阻，一端接入所述运放的输出NMOS管Mn4的源极、比较管Mn3的源极，另一端接地。3.根据权利要求2中所述的一种高压摆率运放连接电路，其特征在于：所述运放的偏置部分包括偏置管Mp1与Mn1，输出管Mp4与Mn4，所述偏置管的比较管Mp3与Mn2，所述输出管的比较管Mp2与Mn3，电流源Ip1与Ip2；其中，所述偏置管Mp1的源极与所述偏置管Mn1的漏极连接并通过所述运放差分放大部分的PMOS管接入电源电压，所述偏置管Mp1的漏极与所述偏置管Mn1的源极连接并通过所述运放差分放大部分的NMOS管接地；所述偏置管Mp1的源极与所述偏置管Mn1的漏极接入至所述输出管Mp4的栅极，所述偏置管Mp1的漏极与所述偏置管Mn1的源极连接导所述输出管Mn4的栅极；且所述输出管Mp4的源极经过第一电阻R1接电源电压，所述输出管Mn4的源极经过第二电阻R2接地，所述输出管Mp4的漏极与所述输出管Mn4的漏极连接作...

【专利技术属性】
技术研发人员：林宇，
申请(专利权)人：圣邦微电子北京股份有限公司，
类型：发明
国别省市：