没有电力输送空间分配的标准单元架构制造技术

本公开的实施例涉及先进集成电路结构制作，具体而言涉及没有电力输送空间分配的标准单元架构。可以描述其他实施例或者主张对其的保护。保护。保护。

【技术实现步骤摘要】
没有电力输送空间分配的标准单元架构


[0001]本公开的实施例属于先进集成电路(IC)结构制作领域，具体而言涉及没有电力输送空间分配的标准单元架构。

技术介绍

[0002]对于过去的几十年而言，集成电路中的特征的缩放已经成为了持续增长的半导体工业的推动力。缩放到越来越小的特征允许在半导体芯片的有限占用面积上实现提高密度的功能单元。例如，缩小晶体管的尺寸允许将更高数量的存储器或逻辑器件结合到芯片上，从而制作出具有提高的容量的产品。但是，不断追求更高的容量并非不存在问题。优化每个器件的性能的必要性变得越来越显著。
[0003]在利用标准单元设计的常规器件中，例如，围绕电力输送方案设计扩散布设结构(diffusion placement)和金属布线层(routing layer)。在这样的情况下，可以通过针对第一布线层(M0)和扩散接触部的正面凸点提供电力输送。替代性地，可以通过经由与正面上的扩散接触部发生接触的过孔分接(tap)的晶圆背面金属提供电力输送。然而，在任一种情境下，都必须为电力输送做出空间分配，因此增加了器件的总占据区域。本公开本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路结构，包括：位于晶圆的正面上的第一晶体管；以及位于所述晶圆的正面上并且与所述第一晶体管相邻的第二晶体管，其中，在所述晶圆的正面上没有电耦合至所述第一晶体管或所述第二晶体管的电力输送轨道，并且其中，在所述第一晶体管和所述第二晶体管之间没有边界深过孔。2.根据权利要求1所述的集成电路结构，其中，所述第一晶体管包含在第一单元高度(CH)内，并且所述第二晶体管包含在第二CH内。3.根据权利要求1所述的集成电路结构，其中，所述第一晶体管是P沟道金属氧化物半导体(PMOS)晶体管，并且所述第二晶体管是N沟道金属氧化物半导体(NMOS)晶体管。4.根据权利要求1所述的集成电路结构，其中，所述第一晶体管是PMOS晶体管，并且所述第二晶体管是PMOS晶体管。5.根据权利要求1所述的集成电路结构，其中，所述第一晶体管是NMOS晶体管，并且所述第二晶体管是PMOS晶体管。6.根据权利要求1所述的集成电路结构，其中，所述第一晶体管是NMOS晶体管，并且所述第二晶体管是NMOS晶体管。7.根据权利要求1所述的集成电路结构，进一步包括位于所述第一晶体管和所述第二晶体管之间的器件距离，其中，所述器件距离不以与金属电力输送结构相关联的工艺裕量距离为基础。8.根据权利要求1所述的集成电路结构，进一步包括耦合至所述第一晶体管的第一信号金属布线轨道和耦合至所述第二晶体管的第二信号金属布线轨道。9.根据权利要求8所述的集成电路结构，其中，所述第一信号金属布线轨道和所述第二信号金属布线轨道不提供至所述第一晶体管和所述第二晶体管的电力或接地连接。10.根据权利要求1所述的集成电路结构，进一步包括位于所述晶圆的背面上并且电耦合至所述第一晶体管或所述第二晶体管的电力输送轨道，所述晶圆的背面与所述晶圆的正面相反。11.一种集成电路结构，包括：第一晶体管；与所述第一晶体管相邻的第二晶体管；位于所述第一晶体管和所述第二晶体管之间的第一器件距离，其中，所述器件距离不以与金属电力输送结构相关联的工艺裕量距离为基础，并且其中，在所述第一晶体管和所述第二晶体管之间没有边界深过孔；与所述第二晶体管相邻的第三晶体管；与所述第三晶体管相邻的第四晶体管；以及位于所述第三晶体管和所述第四晶体管之间的第二器件距离，其中，所述第二器件距离不以与金属电力输送结构相关联的工艺裕量距离为基础，并且其中，在所述第三晶体管和所述第四晶体管之间没有边界深过孔。12.根据权利要求11所述的集成电路...

【专利技术属性】
技术研发人员：S，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：