半导体存储器底层电路及制备方法技术

半导体存储器底层电路及制备方法，涉及集成电路技术。本发明专利技术的半导体存储器底层电路，其特征在于，包括设置于行线层上方的列线层，行线层和列线层之间为绝缘隔离层，行线层内设置有预定数量的、由掺杂半导体材料构成的行线，列线层内设置有预定数量的、由导电材料构成的列线，行线和列线的方向相互垂直；在行线和列线交叉处设置有贯穿列线层和绝缘隔离层的MOS孔；所述MOS孔内填充有上下两段半导体材料，位于MOS孔上段的半导体材料的掺杂类型与行线相同，位于MOS孔下段的半导体材料的掺杂类型与行线相反并与行线接触，上下两段半导体材料直接接触；填充于MOS孔内的半导体材料和MOS孔的内壁之间通过绝缘层隔离。本发明专利技术能够很好地控制和选择由三维存储器阵列的多个分离堆叠层中的一组存储器单元共享的垂直位线。离堆叠层中的一组存储器单元共享的垂直位线。离堆叠层中的一组存储器单元共享的垂直位线。

【技术实现步骤摘要】
半导体存储器底层电路及制备方法


[0001]本专利技术涉及集成电路技术，特别涉及半导体存储器技术。

技术介绍

[0002]当前3D存储器(例如NAND、阻变存储器、相变存储器等)通常采用平面工艺的MOS管作为3D存储器垂直位线的选择管。由于平面MOS选择管的关键尺寸和占用面积需要与高度紧密的3D存储器阵列适配，因此采用平面MOS选择管受平面工艺所限，可导致后续堆叠的3D存储器占用较大芯片面积。因此其缺点是占用芯片面积较大，与高度紧凑的3D存储阵列不兼容。另一种垂直位线选择管则是应用垂直MOS选择管，其垂直朝向的MOS通道与3D垂直位线处于一条线，由朝向相互正交且交错的水平源极选择线和水平栅极选择线共同控制垂直MOS管的导通情况，从而对与垂直MOS管漏极相连的位线的进行选择。3D存储器阵列正下方的垂直MOS选择管虽与高度紧密的3D存储器阵列适配，但需要将选择管设置在下方衬底的有源区(active area)之内，则其他必需的外围电路(如I/O电路、控制电路等)只能设置于占用芯片绝大部分面积的3D存储器阵列的外围，进一步占用一定芯片面积。一种设置在衬底上而非衬底下的垂直MOS选择管(US 9,065,044 B2)避开了上述问题，但是需要复杂难控的高温退火工艺进行重掺杂的源极向不同导电类型的轻掺杂MOS通道进行对外扩散(out
‑
diffusion)，其工艺成本较高。

技术实现思路

[0003]本专利技术所要解决的技术问题是，提供一种占用芯片面积更小的半导体存储器底层电路及制备方法。r/>[0004]本专利技术解决所述技术问题采用的技术方案是，半导体存储器底层电路，其特征在于，包括设置于行线层上方的列线层，行线层和列线层之间为层间绝缘隔离层，位线接触层位于列线层上方，行线层内设置有预定数量的、由重掺杂半导体的低阻材料构成的行线，列线层内设置有预定数量的、由导电材料构成的列线，行线和列线的方向相互垂直；在行线和列线交叉处设置有贯穿位线接触层、列线层和层间绝缘隔离层的MOS孔；位线接触层内对应MOS孔位置填充半导体材料，半导体材料掺杂类型与行线相同；
[0005]所述MOS孔内与列线层和层间绝缘隔离层对应位置填充半导体材料，半导体材料的掺杂类型与行线相反并与行线接触，MOS孔内上下两段半导体材料直接接触；
[0006]填充于MOS孔内的半导体材料和MOS孔的内壁之间通过栅极绝缘层隔离。
[0007]进一步的，所述MOS孔为矩形孔，也可以是椭圆、圆形等。
[0008]所述列线的材料为掺杂半导体材料、金属、金属硅化物等低阻材料。
[0009]本专利技术还提供一种半导体存储器底层电路的制备方法，包括下述步骤：
[0010](1)底部基础电路层上设置行线层，所述行线层内具有并列的、预定数量的行线，所述行线由高掺杂的低阻半导体材料构成；
[0011](2)在行线层上方覆盖一层层间绝缘隔离层，然后在层间绝缘隔离层上方设置列
线层，所述列线层内具有并列的、预定数量的列线，列线垂直于行线，列线由导电材料构成；
[0012](3)在列线层上方覆盖绝缘介质材料，作为位线接触层。
[0013](4)在行线和列线交叉处开设贯穿位线接触层、列线层和层间绝缘隔离层的孔，行线暴露于孔的底部，孔的开口位于位线接触层的上表面；
[0014](5)在孔的内壁覆盖一层栅极绝缘介质材料，然后清除孔底的栅极绝缘介质材料，在孔底暴露出行线；
[0015](6)在孔内与列线层和层间绝缘隔离层对应位置，填充掺杂类型与行线相反的半导体材料，然后在孔内余下部分填充掺杂类型与行线相同的半导体材料；或在孔内完全填充掺杂类型与行线相反的半导体材料，然后在对应位线接触层位置通过杂质注入形成与行线导电类型相同的半导体材料。
[0016]还包括下述步骤：
[0017]将各行线和各列线连接到底部基础电路层。将位线接触层的MOS孔上端连接到上方三维存储器件的垂直位线。
[0018]本专利技术的有益效果是，能够很好地控制和选择由三维存储器阵列的多个分离堆叠层中的一组存储器单元共享的垂直位线。本专利技术并不占用可用于其他存储电路的下方区域，从而得以减小3D存储芯片的尺寸。本专利技术制备工艺简单，成本低。
附图说明
[0019]图1是US 9065044 B2的原理图。
[0020]图2是实施例1的步骤(1)示意图。
[0021]图3是图2的A
‑‑
A'向剖视示意图。
[0022]图4是实施例1的步骤(2)示意图。
[0023]图5是图4的A
‑‑
A'向剖视示意图。
[0024]图6是实施例1的步骤(3)示意图。
[0025]图7是实施例1的步骤(4)示意图。
[0026]图8是图7的A
‑‑
A'向剖视示意图。
[0027]图9是实施例1的步骤(5)示意图。
[0028]图10是图9的A
‑‑
A'向剖视示意图。
[0029]图11是在孔内完全填充沟道区材料的示意图。
[0030]图12是刻蚀掉孔内上半段沟道区材料后填充行线材料的示意图。
[0031]图13是底层电路和存储区部分的位置示意图。
[0032]图14是实施例2的示意图。
具体实施方式
[0033]实施例1：制备方法
[0034]本实施例包括下述步骤：
[0035](1)在底部基础电路层上设置行线层，所述行线层内具有并列的、预定数量的行线，所述行线由掺杂的低阻半导体材料构成。参见图2和图3，掩膜下刻蚀形成并列的数条直线槽，在直线槽内沉积掺杂半导体材料，形成行线。图3是图2的A
‑‑
A'向剖视示意图。
[0036](2)在行线层上方沉积层间绝缘隔离层，然后在层间绝缘隔离层上方设置列线层，所述列线层内具有并列的、预定数量的列线，列线垂直于行线，列线由导电材料构成。参见图4和图5，在层间绝缘隔离层上沉积导电材料(例如重掺杂多晶硅)，掩膜定义，刻蚀，形成列线。图4是俯视状态下的示意图，为了表现出行线和列线的关系，在列线下方示出了行线，忽略了二者之间的绝缘隔离层(或者说，将绝缘隔离层视为透明)。
[0037](3)在设置有列线的绝缘隔离层上沉积绝缘材料，列线所在平面的绝缘材料与列线构成列线层，列线上方绝缘材料处于位线接触层，参见图6。
[0038](4)在行线和列线交叉处开设贯穿位线接触层、列线层和层间绝缘隔离层的孔，行线暴露于孔的底部，孔的开口位于位线接触层的上表面。孔的位置将在后续步骤中形成MOS管结构的主要部分，故称其为MOS孔。参见图7和图8，同样的，图7仅仅是为了示出行线和列线交叉点处的孔的位置，忽略了绝缘隔离层。
[0039](5)在孔的内壁覆盖一层栅极绝缘介质材料，然后清除孔底的绝缘介质材料，在孔底暴露出行线；参见图9和图10。
[0040](6)在孔内的下段，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.半导体存储器底层电路，其特征在于，包括设置于行线层上方的列线层，行线层和列线层之间为绝缘隔离层，行线层内设置有预定数量的、由掺杂半导体材料构成的行线，列线层内设置有预定数量的、由导电材料构成的列线，行线和列线的方向相互垂直；在行线和列线交叉处设置有贯穿列线层和绝缘隔离层的MOS孔；所述MOS孔内填充有上下两段半导体材料，位于MOS孔上段的半导体材料的掺杂类型与行线相同，位于MOS孔下段的半导体材料的掺杂类型与行线相反并与行线接触，上下两段半导体材料直接接触；填充于MOS孔内的半导体材料和MOS孔的内壁之间通过绝缘层隔离。2.如权利要求1所述的半导体存储器底层电路，其特征在于，所述MOS孔为矩形孔。3.如权利要求1所述的半导体存储器底层电路，其特征在于，所述列线的材料为掺杂半导体材料。4.半导体存储器底层电路...

【专利技术属性】
技术研发人员：彭泽忠，王苛，
申请(专利权)人：成都皮兆永存科技有限公司，
类型：发明
国别省市：