半导体存储器底层晶体管电路及制备方法技术

半导体存储器底层晶体管电路及制备方法，涉及集成电路技术，本发明专利技术的电路包括设置于行线层上方的列线层，行线层和列线层之间为绝缘隔离层，行线和列线的方向相互垂直；在行线和列线交叉处设置有贯穿列线层和绝缘隔离层的孔；孔内填充有上下两段半导体材料，位于孔内上段的半导体材料的掺杂类型与行线相同，位于孔内下段的半导体材料的掺杂类型与行线相反，在每个孔的位置都形成一个三极管。本发明专利技术制备工艺简单，成本低。成本低。成本低。

【技术实现步骤摘要】
半导体存储器底层晶体管电路及制备方法


[0001]本专利技术涉及集成电路技术，特别设计半导体存储器技术。

技术介绍

[0002]现有的3D存储器如NAND存储器、阻变随机存储器、相变存储器等，通常可以采用平面工艺的MOS管作为3D存储器垂直位线的选择管。由于MOS选择管的关键尺寸和占用面积需要与高度紧密的3D存储器阵列适配，因此采用尺寸受平面工艺所限制备的MOS选择管可导致后续堆叠的3D存储器占用更多的芯片面积。另一种选择管则是垂直MOS选择管(Wang et al.,IEEE(2012))或垂直BJT选择管(Wang et al.,IEEE(2010))，其设置在3D存储器阵列下方的垂直MOS选择管制备于衬底的有源区(active area)之下，其他必需的外围电路(如I/O电路、控制电路等)则只能设置于占用芯片绝大部分面积的3D存储器阵列的外围，进一步消耗一定的芯片面积。另一种设置在衬底上而非衬底下的垂直MOS选择管(US 9,065,044 B2)避开了上述问题，但是需要复杂难控的高温退火工艺重掺杂的源极对不同导电类型的轻掺杂MOS通道进本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.半导体存储器底层晶体管电路，其特征在于，包括设置于行线层上方的列线层，行线层和列线层之间为绝缘隔离层，行线层内设置有预定数量的、由掺杂半导体材料构成的行线，列线层包括绝缘材料和设置于绝缘材料中的预定数量的列线，所述列线由导电材料构成；行线和列线的方向相互垂直；在行线和列线交叉处设置有贯穿列线层和绝缘隔离层的孔；孔内填充有上下两段半导体材料，位于孔内上段的半导体材料的掺杂类型与行线相同，位于孔内下段的半导体材料的掺杂类型与行线相反，在每个孔的位置都形成一个三极管；位于孔内上段的半导体材料和行线的材料中，其一为符合三极管的集电区所需的材料，另一为符合三极管的发射区所需的材料，位于孔内下段的半导体材料为符合三极管的基区所需的材料；位于孔内下段的半导体材料与列线接触，并且与孔底的行线接触。2.如权利要求1所述的半导体存储器底层晶体管电路，其特征在于，所述孔为矩形孔。3.如权利要求1所述的半导体存...

【专利技术属性】
技术研发人员：彭泽忠，王苛，
申请(专利权)人：成都皮兆永存科技有限公司，
类型：发明
国别省市：