半导体装置制造方法及图纸

本公开涉及一种半导体装置。提供了一种能够以低功耗检测衬底偏置电压的技术。该技术包括：基于具有第一频率的第一时钟信号输出升压电压的升压电路；基于具有第二频率的第二时钟信号输出降压电压的降压电路；以及比较第一频率和第二频率并且根据预定准则输出第一频率与第二频率之间的比较结果的逻辑电路块。与第二频率之间的比较结果的逻辑电路块。与第二频率之间的比较结果的逻辑电路块。

【技术实现步骤摘要】
半导体装置
[0001]相关申请的交叉引用
[0002]于2021年12月22日提交的日本专利申请号2021
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208627的公开内容(包括说明书、附图和摘要)通过整体引用并入本文。


[0003]本公开涉及半导体装置，并且涉及有效应用于包括使用SOTB的MISFET的半导体装置的技术。

技术介绍

[0004]下面列出了公开的技术。
[0005][专利文件1]美国未审查专利申请公开号2018/0005685
[0006][专利文件2]美国未审查专利申请公开号2019/0310699
[0007]一种由使用薄埋氧化物上硅(SOTB)的MISFET制成的半导体装置包括衬底偏置生成电路，该衬底偏置生成电路生成用于P沟道MISFET的衬底偏置电压(VBP)和用于N沟道MISFET的衬底偏置电压(VBN)。例如，美国未审查专利申请公开号2018/0005685例示了作为这种半导体装置的提案。
[0008]有时需要测试诸如用于P沟道MISFET的衬底偏置电压(VBP)和用于N沟道MISFET的衬底偏置电压(VBN)等衬底偏置电压是否是正常电压。例如，可以使用两个比较器(比较电路)测试一个电压。例如，美国未审查专利申请公开号2019/0310699例示了作为这样的测试的建议。

技术实现思路

[0009]在生成用于P沟道MISFET的衬底偏置电压(VBP)和用于N沟道MISFET的衬底偏置电压(VBN)的衬底偏置电压生成电路中，需要四个比较器来检测两个衬底偏置电压(VBP、VBN)。然而，半导体装置的消耗电流增加了四个比较器的消耗电流。
[0010]本公开的目的是提供一种能够以低功耗检测衬底偏置电压的技术。
[0011]其他目的和新颖特征将根据本说明书和附图的描述变得清楚。
[0012]以下将简要描述本公开的典型方面的概述：
[0013]实施例提供了一种技术，该技术包括：基于具有第一频率(FCLKP)的第一时钟信号(CLKP)输出升压电压的升压电路(CP1)；基于具有第二频率(FCLKN)的第二时钟信号(CLKN)输出降压电压的降压电路(CP2)；以及比较第一频率和第二频率并且根据预定准则输出第一频率与第二频率之间的比较结果(CMPOUT)的逻辑电路块(CL)。
[0014]根据该实施例，衬底偏置电压可以以低功耗进行检测。
附图说明
[0015]图1是用于说明根据第一实施例的衬底偏置生成电路的图；
[0016]图2是示出图1的计数器逻辑电路块CL的配置示例的图；
[0017]图3是示出图2的计数器逻辑电路块CL的操作的图；
[0018]图4是使用SOTB的MISFET的截面图；
[0019]图5是用于说明计数器逻辑电路块CL的消耗功率的图；
[0020]图6是示出根据第一实施例的第一修改示例的半导体装置的配置示例的框图；
[0021]图7是用于说明图6的半导体装置的操作示例的图；
[0022]图8是示出根据第一实施例的第二修改示例的半导体装置的配置示例的框图；
[0023]图9是用于说明图8的半导体装置的操作示例的图；
[0024]图10是用于说明振荡电路的操作的图；
[0025]图11是示出根据第二实施例的衬底偏置生成电路的配置示例的图；
[0026]图12是示出频率FOSC、第一频率FCLKP和第二频率FCLKN之间的关系的图；
[0027]图13是示出根据第三实施例的衬底偏置生成电路的配置示例的图；
[0028]图14是示出第一频率FCLKP与第二频率FCLKN之间的关系的图；
[0029]图15是示出根据第四实施例的衬底偏置生成电路的配置示例的图；
[0030]图16是示出根据第五实施例的衬底偏置生成电路的配置示例的图；
[0031]图17是示出图16的衬底偏置生成电路的特性的图；
[0032]图18是示出第二衬底偏置电压关于第一衬底偏置电压的设定值的依赖性的图；
[0033]图19是用于说明发生从第一衬底偏置电压流向第二衬底偏置电压的异常(泄漏)电流的情况的图；以及
[0034]图20是用于说明第一衬底偏置电压的端子焊盘和第二衬底偏置电压的端子焊盘的布局布置的图。
具体实施方式
[0035]下面将参考附图说明实施例。注意，在以下说明中，相同的组件由相同的附图标记表示，并且将省略其重复描述。为了使解释清楚，可以与实际方面进行比较来示意性地示出附图，但是附图仅仅是一个示例，并不限制本公开的解释。
[0036][第一实施例][0037]图1是用于说明根据第一实施例的衬底偏置生成电路的图。图2是示出图1的计数器逻辑电路块CL的配置示例的图。图3是示出图2的计数器逻辑模块CL的操作的图。图4是使用SOTB的MISFET的截面图。图5是用于说明计数器逻辑电路块CL的消耗功率的图。
[0038]在图1中，衬底偏置生成电路BBG包括：第一振荡电路OSC1；第二振荡电路OSC2；作为升压电路的第一电荷泵CP1；作为降压电路的第二电荷泵CP2；以及作为逻辑电路块的计数器逻辑电路块CL。
[0039]第一振荡电路OSC1输出具有第一频率FCLKP的第一时钟信号CLKP。第二振荡电路OSC2输出具有第二频率FCLKN的第二时钟信号CLKN。
[0040]第一电荷泵CP1基于具有第一频率FCLKP的第一时钟信号CLKP输出作为升压电压的第一衬底偏置电压VBP。第二电荷泵CP2基于具有第二频率FCLKN的第二时钟信号CLKN输出作为降压电压的第二衬底偏置电压VBN。第一衬底偏置电压VBP例如是正电压。第二衬底偏置电压VBN例如是负电压。
[0041]第一衬底偏置电压VBP和第二衬底偏置电压VBN是选择性地提供给构成大规模逻辑电路(核心逻辑电路)CLC(诸如布置在半导体装置1中的微控制器单元MCU、中央处理器单元CPU和存储器电路)的P沟道MISFET 2的衬底栅极和N沟道MISFET 3的衬底栅极的衬底偏置电压。衬底偏置电压VBP被设置为P沟道MISFET 2的衬底偏置电压，并且衬底偏置电压VBN被设置为N沟道MISFET 3的衬底偏置电压。P沟道MISFET 2的源极漏极路径和N沟道MISFET 3的源极漏极路径串联连接在第二电源电位VDD2与接地电位VSS(诸如0V)之间。因此，大规模逻辑电路CLC可以被视为用于提供第二电源电位VDD2的区域。同时，第一电源电位VDD1(VDD1>VDD2)和接地电位VSS被提供给衬底偏置生成电路BBG。因此，衬底偏置电压生成电路BBG可以被视为用于提供第一电源电位VDD2的区域。
[0042]在这种情况下，例如，在大规模逻辑电路CLC的操作模式包括正常操作模式和待机操作模式的情况下，术语“选择性”表示在从正常操作模式转换为待机操作模式时，第一衬底偏置电压VBP和第二衬底偏置电压VBN本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，包括：升压电路，基于具有第一频率的第一时钟信号输出升压电压；降压电路，基于具有第二频率的第二时钟信号输出降压电压；以及逻辑电路块，比较所述第一频率和所述第二频率并且根据预定准则输出所述第一频率与所述第二频率之间的比较结果。2.根据权利要求1所述的半导体装置，还包括：第一振荡电路，输出具有所述第一频率的所述第一时钟信号；以及第二振荡电路，输出具有所述第二频率的所述第二时钟信号。3.根据权利要求1所述的半导体装置，还包括：第一振荡电路，输出具有所述第一频率的所述第一时钟信号；以及第一选通电路，选通具有所述第一频率的所述第一时钟信号并且输出具有所述第二频率的所述第二...

【专利技术属性】
技术研发人员：矢山浩辅，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：