晶体管单元及其阵列、集成电路制造技术

本公开实施例公开了一种晶体管单元及其阵列、集成电路。其中，晶体管单元包括：衬底；N条栅极，均位于衬底上；N条栅极在衬底表面的投影形成封闭的形状；N为大于2的正整数；第一源区；位于衬底中，且第一源区在衬底表面的投影位于封闭的形状中；第一源区被N条栅极共用；N个漏区；位于衬底中，且N个漏区中的每个漏区均和源区分居N条栅极中相应栅极的两侧；多个第一源端导电插栓，位于第一源区上，并与第一源区电接触；每个漏区设置有多个漏端导电插栓，且多个漏端导电插栓与漏区电接触；第一源端金属层，位于第一源端导电插栓上，并与所有的第一源端导电插栓电接触；漏端金属层，位于漏端导电插栓上，并与所有的漏端导电插栓电接触。并与所有的漏端导电插栓电接触。并与所有的漏端导电插栓电接触。

【技术实现步骤摘要】
晶体管单元及其阵列、集成电路


[0001]本公开涉及半导体
，尤其涉及一种晶体管单元及其阵列、集成电路。

技术介绍

[0002]当静电放电(ESD，Electro Static Discharge)产生的放电电流在集成电路内流过时，会产生局部发热或电场集中的情况，由此会破坏集成电路，导致集成电路失效。因此，为了防止ESD造成的破坏，一般在集成电路的输入/输出接口(I/O)与内部核心电路之间设置ESD保护元件。其中，金属氧化物半导体场效应晶体管(MOSFET，Metal Oxide Semiconductor Field Effect Transistor)元件通常用于集成电路中的ESD保护，能够将相应的ESD放电电流泄放至地，避免损坏所涉及的集成电路中的半导体器件和/或金属互连。
[0003]然而，相关技术中，用于ESD保护的晶体管元件存在放电能力有限，集成度较低的问题。
[0004]公开内容
[0005]本公开实施例提出一种晶体管单元及其阵列、集成电路。
[0006]本公开实施例提供了一种晶体管单元，包括：
[0007]衬底；
[0008]N条栅极，均位于衬底上；N条栅极在衬底表面的投影形成封闭的形状；N为大于2的正整数；
[0009]第一源区，位于衬底中且在衬底表面的投影位于所述封闭的形状中；所述第一源区被所述N条栅极共用；
[0010]N个漏区，位于衬底中；N个漏区中的每个均和所述第一源区分居所述N条栅极中相应栅极的两侧；
[0011]多个第一源端导电插栓，位于所述第一源区上并与所述第一源区电接触；
[0012]每个所述漏区上设置有多个漏端导电插栓且所述漏端导电插栓与所述漏区电接触；
[0013]第一源端金属层，位于所述第一源端导电插栓上并与所有的所述第一源端导电插栓电接触；
[0014]漏端金属层，位于所述漏端导电插栓上并与所有的所述漏端导电插栓电接触。
[0015]上述方案中，所述晶体管单元还包括：
[0016]N个第二源区、第二源端导电插栓，以及N个第二源端金属层；其中，
[0017]所述N个第二源区位于所述衬底中；所述N个第二源区中的每个在所述衬底表面的投影均位于所述封闭的形状外，且与所述漏区分居相应栅极的两侧；
[0018]位于每个所述第二源区上设置有多个所述第二源端导电插栓且所述第二源端导电插栓与所述第二源区电接触；
[0019]所述N个第二源端金属层中的每个分别位于N个第二源区中相应第二源区上，并与
相应第二源区上的所有第二源端导电插栓电接触。
[0020]上述方案中，所述N为3、4、5或者6。
[0021]上述方案中，N＝4。
[0022]上述方案中，所述N条栅极在衬底表面的投影形成的封闭形状为正方形。
[0023]上述方案中，所述N个第二源区的面积之和等于所述第一源区的面积。
[0024]上述方案中，所述第一源端导电插栓沿平行于N条栅极中任一栅极的方向相互间隔地对齐排布，构成平行于任一栅极的M个第一源端导电插栓排；
[0025]针对所述N个第二源区中的每个第二源区，多个第二源端导电插栓沿平行于相应栅极方向相互间隔地对齐排布，构成平行于相应栅极的K个第二源端导电插栓排；
[0026]针对所述N个漏区每个漏区，多个漏端导电插栓沿平行于相应栅极方向相互间隔地对齐排布，构成平行于相应栅极的P个漏端导电插栓排；
[0027]其中，M.K.P均为正整数。
[0028]上述方案中，所述第一源区上第一源端导电插栓的总数量与所述N个第二源区上第二源端导电插栓的总数量相同。
[0029]上述方案中，所述第一源端导电插栓.所述第二源端导电插栓及所述漏端导电插栓的形状.尺寸均相同。
[0030]上述方案中，所述第一源端导电插栓.所述第二源端导电插栓及所述漏端导电插栓在衬底表面的正投影均为长条状。
[0031]上述方案中，所述晶体管还包括多个源端接触，分别位于所述第一源端金属层和所述第二源端金属层上并分别与所述第一源端金属层电接触或所述第二源端金属层电接触；
[0032]所述晶体管还包括漏端接触，位于所述漏端金属层上并与所述漏端金属层电接触。
[0033]上述方案中，所述源端接触和所述漏端接触在衬底表面的投影均呈点状分布。
[0034]上述方案中，所述第一源区在所述衬底所在平面上的正投影覆盖所述第一源端金属层在所述衬底所在平面上正投影；
[0035]漏端金属层在衬底所在平面上的正投影环绕所述第一源端金属层在所述衬底所在平面上正投影。
[0036]上述方案中，所述第一源端金属层和所述漏端金属层的几何中心线重合。
[0037]本公开实施例又提供了一种晶体管单元阵列，包括多个本公开实施例提供的所述的晶体管单元；多个所述晶体管单元呈阵列排布。
[0038]上述方案中，两个相邻所述晶体管单元的漏区电连接；两个相邻所述晶体管单元的第二源区电连接。
[0039]本公开实施例又提供了一种集成电路，包括本公开实施例提供的所述的晶体管单元阵列。
[0040]本公开实施例公开了一种晶体管单元及其阵列、集成电路。其中，所述晶体管单元，包括：衬底；N条栅极，均位于衬底上；N条栅极在衬底表面的投影形成封闭的形状；N为大于2的正整数；第一源区，位于衬底中且在衬底表面的投影位于所述封闭的形状中；所述第一源区被所述N条栅极共用；N个漏区，位于衬底中；N个漏区中的每个均和所述第一源区分
居所述N条栅极中相应栅极的两侧；多个第一源端导电插栓，位于所述第一源区上并与所述第一源区电接触；每个所述漏区上设置有多个漏端导电插栓且所述漏端导电插栓与所述漏区电接触；第一源端金属层，位于第一源端导电插栓上并与所有的第一源端导电插栓电接触；漏端金属层，位于漏端导电插栓上并与所有的漏端导电插栓电接触。本公开实施例中，通过将多个晶体管的源极极连接在一起并将该多个晶体管的栅极接成一个封闭的形状的标准单元。可以理解的是，源极的共用使得本公开实施例提供的晶体管单元占用面积较小；同时，共用的源极区域可以提供较大的面积来设置较多的源端导电插栓，较多的源端导电插栓使得本公开实施例提供的晶体管单元的泄放电流的能力较强。
附图说明
[0041]图1为相关技术中的ESD版图的局部示意图；
[0042]图2为本公开实施例提供的一种晶体管单元的结构示意图；
[0043]图3为本公开实施例提供的一种晶体管单元阵列的结构示意图。
具体实施方式
[0044]下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
[0045]在下文的描本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种晶体管单元，其特征在于，包括：衬底；N条栅极，均位于衬底上；所述N条栅极在衬底表面的投影形成封闭的形状；N为大于2的正整数；第一源区，位于衬底中且在衬底表面的投影位于所述封闭的形状中；所述第一源区被所述N条栅极共用；N个漏区，位于衬底中，所述N个漏区中的每个均和所述第一源区分居所述N条栅极中相应栅极的两侧；多个第一源端导电插栓，位于所述第一源区上并与所述第一源区电接触；每个所述漏区上设置有多个漏端导电插栓，且所述多个漏端导电插栓与所述漏区电接触；第一源端金属层，位于所述第一源端导电插栓上并与所有的所述第一源端导电插栓电接触；漏端金属层，位于所述漏端导电插栓上并与所有的所述漏端导电插栓电接触。2.根据权利要求1所述的晶体管单元，其特征在于，所述晶体管单元还包括：N个第二源区、第二源端导电插栓，以及N个第二源端金属层；其中，所述N个第二源区位于所述衬底中；所述N个第二源区中的每个在所述衬底表面的投影均位于所述封闭的形状外，且与所述漏区分居相应栅极的两侧；每个所述第二源区上设置有多个所述第二源端导电插栓，且所述多个第二源端导电插栓与所述第二源区电接触；所述N个第二源端金属层中的每个分别位于N个第二源区中相应第二源区上，并与相应第二源区上的所有第二源端导电插栓电接触。3.根据权利要求2所述的晶体管单元，其特征在于，所述N为3、4、5或者6。4.根据权利要求3所述的晶体管单元，其特征在于，N＝4。5.根据权利要求4所述的晶体管单元，其特征在于，所述N条栅极在衬底表面的投影形成的封闭形状为正方形。6.根据权利要求2
‑
5任一项所述的晶体管单元，其特征在于，所述N个第二源区的面积之和等于所述第一源区的面积。7.根据权利要求2所述的晶体管单元，其特征在于，所述多个第一源端导电插栓沿平行于所述N条栅极中任一栅极的延伸方向相互间隔地对齐排布，构成平行于任一栅极的M个第一源端导电插栓排；每个第二源区中的所述多个第二源端导电插栓沿平...

【专利技术属性】
技术研发人员：王宇哲，李新，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：