全数字延时锁定环电路制造技术

本发明专利技术公布了一种全数字延时锁定环电路，包括主延时线、控制器、相位检测单元和复制延时线，其中主延时线的时钟接口分别接控制器的时钟接口和相位检测单元的一个时钟接口，主延时线的反馈时钟接口接相位检测单元的另一个时钟接口，相位检测单元的输出端接控制器的输入端，控制器的输出端分别接主延时线的输入端和复制延时线的输入端。本发明专利技术扩大了工作频率范围，提高了与ＤＤＲ控制器的兼容性。

【技术实现步骤摘要】

专利技术涉及一种全数字延时锁定环电路，属于DDR控制器中对DQS信号 进行延迟的
背景才支术延时锁定环是DDR控制器的一个重要辅助校准设计，用以有效延迟数据 选捧脉沖(DQS)信号以确保DDR控制器的输入寄存器对数据的正确采样。 DDR控制器的延时锁定环不改变时钟频率，只是产生延时插入到DQS信号接 收路径上，该延时与DDR控制器接口时钟频率有关，延时偏差必须控制在接 口时钟周期一定的百分比内。在已有的设计中，电荷泵延时锁定环作为一个数模混合电路，在工艺上 与DDR控制器的数字电路存在兼容问题。因此，在DDR控制器中设计一个高 性能的、与数字电路兼容的全数字延时锁定环至关重要。数控延时线是全数字延时锁定环的重要部件，它的功能是用不同的控制 字去管理延时线创造不同的延迟量。数控延时线的最大延迟量和最小延迟量 决定全数字延时锁定环的工作频率范围。普通的数控延时线采用一系列的粗 调和精调延时单元级联策略，两者的延时步长存在差异。粗调延时单元的本 质是直接利用器件的传播延时作为延时步长。精调延时单元的本质是在器件 本征延时的基础上，利用导通电阻或负载电容的变化对器件传播延时产生微小变化作为延时步长。普通的DDR控制器的全数字延时锁定环采用等分延时策略实现移相功 能。但随着DDR控制器接口时钟频率的提升，等分延时策略的数控延时线的
技术实现思路
本专利技术目的是针对现有技术存在的缺陷提供一种全数字延时锁定环电路。本专利技术为实现上述目的，采用如下技术方案本专利技术全数字延时锁定环电路，其特征在于包括主延时线、控制器、相 位检测单元和复制延时线，其中主延时线的时钟接口分别接控制器的时钟接 口和相位检测单元的一个时钟接口 ，主延时线的反馈时钟接口接相位检测单 元的另一个时钟接口，相位检测单元的输出端接控制器的输入端，控制器的 输出端分别接主延时线的输入端和复制延时线的输入端。DDR控制器的全数字延时锁定环的输入信号为接口时钟、DQS和复位信号。DQS波形与接口时钟波形一致，区别在于DQS波形非一直连续。DQS通 过全数字延时锁定环输出一个延迟了 90度相位差的DQS-D。 90度相位差的 延迟量等于接口时钟周期的四分之一，接口时钟即是全数字延时锁定环的工 作时钟。由此，DDR控制器的全数字延时锁定环的工作分为两个部分 一是锁定 延迟量等于接口时钟周期，二是取出该延迟量的四分之一插入到DQS接收路径。由于等分延时策略的数控延时线为了保证锁定的准确性，需要大量精调 延时单元，所以，该策略的数控延时线的本征延时比较大。4复制延时策略的数控延时线分为两条主延时线和复制延时线。l)主延时线负责锁定。它的精调延时线的可变延时只要大于一个粗调延时步长，大大减少了精调延时单元的数量，所以，改善了主延时线的本征延时。2)复制延时线负责DQS移相。它的粗调和精调延时单元的结构与主延时线相同，规模是后者的四分之一。用主延时线的控制字通过运算得到复制延时线的控制字，得到最接近接口时钟周期四分之一的延迟量。复制延时线的末端级联一个小的緩冲器，补偿运算造成的移相偏差，提高移相质量。本专利技术由于扩大了工作频率范围，需要借鉴抑止谐波锁定和快速锁定算 法，同时，全部电路由标准单元实现，提高了与DDR控制器的兼容性。附图说明图.l是全数字延时锁定环的系统框图。全数字延时锁定环的输入为接口 时钟(CLK )、 DQS源信号和复位信号(RESETn ),输出为DQS延迟信号(DQS—D )。 包括主延时线、控制器、相位;险测单元和复制延时线，其中主延时线的时钟 接口分别接控制器的时钟接口和相位检测单元的一个时钟接口 ，主延时线的 反馈时钟接口接相位检测单元的另一个时钟接口 ，相位检测单元的输出端接 控制器的输入端，控制器的输出端分别接主延时线的输入端和复制延时线的 输入端。图.2是全数字延时锁定环的完整电路结构图。其中包含的延时部件的详 细电路见图.3,鉴相器的详细电路见图.4, VSAR控制器的详细电路见图.5, 失锁判断模块的详细电路见图.6。其它模块的设计自由度较大，不做详细电 路图解，只提供模块端口的连接关系。另外，第一至第四精调延时单元(组 成精调延时线)和第一粗调延时线构成主延时线；第五精调延时单元、第二粗调延时线和偏差补偿緩冲器构成复制延时线。图.3是延时部件的电路图。本设计的第一粗调延时线包含65个粗调延 时单元，CON对它控制。第二粗调延时线包含15个粗调延时单元，控 制字DQSC0N对它控制。精调延时单元的控制字是F0N 。图.4是鉴相器的电路图。第一D触发器构成粗调鉴相器，第二和第三D触发器构成精调鉴相器。图.5是VSAR控制器的电if各图，本设计包含4个VSAR单元和2个传统 SAR单元。传统SAR单元的前级是三选一数据选择器。图.6是失锁判断电路图。它是纯组合电路，与VSAR控制器的设计密切 相关。图.7是精调鉴相器的时序图。 图.8是VSAR控制器的时序图。具体实施例方式下面结合附图对专利技术的技术方案进行详细说明如图1所示为全数字延时锁定环的系统框图。图中CLK输入主延时线， 主延时线的输出取名反馈时钟，CLK和反馈时钟进行相位检测，控制器采样 相位比较后的结果，调节主延时线和复制延时控制字，分别控制两条延时线 产生合适的延迟量。主延时线负责锁定CLK周期，复制延时线负责DQS移相。 相位检测通常包括粗调鉴相和精调鉴相两个环节，因此，控制器也相应包括 粗调控制器和精调控制器。如图2所示为全数字延时锁定环的完整电路结构图。整个系统创建一个 同步时钟CLKSAR，注意它由CLK的下降沿触发去分频产生，本设计的分频比6取4。 CLKSAR是复位控制电路、VSAR控制器、粗调控制器和精调控制器的同 步时钟。系统在RESETn低电平复位分频器无时钟产生；各个控制信号置初值； 清零鉴相器；初始化控制字，即延时线产生初始化延迟量。复位结束后，系统首先锁定精调延时线的延迟量和调节粗调延时线的延 迟量。该过程中，粗调控制器、精调控制器和精调鉴相器被关闭；二选一数 据通路选择传输C0DE; VSAR控制器、粗调鉴相器、失锁判断电路、复 位控制电路、二选一数据通路、第一温度计码译码器和主延时线构成一个环 路。CLKFB送入粗调鉴相器与CLK比较相位关系，鉴相结果COMP送入VSAR 控制器。本^L计定义CLK的上升沿与相邻的下一个CLKFB的上升沿之间的 时间差大于CLKFB的上升沿与相邻的下一个CLK的上升沿之间的时间差的情 况，为相位超前。反之，前一个时间差小于后一个时间差的情况，为相位滞 后。根据电路，COMP为高电平(或低电平)表示相位超前(或相位滞后)。复位控制电路输出高电平的START-VSAR和CLEARn—VSAR ^f吏能VSAR控制 器。VSAR控制器执行VSAR快速粗调操作，目的是使主延时线的延迟量快速 向CLK的周期逼近。VSAR控制器根据COMP的极性进行CODE 的变化， 以调节第一粗调延时线的延迟量，直到CLKFB和CLK的相位差小于1个粗调 延时步长，必须使用更小的延时步长。此时，VSAR控制器寄存C0DE， VSAR快速粗调操作结束。之后，系统锁定粗调延时线的延迟量和调节精调延时线的延迟量。该过 程中，精调鉴相本文档来自技高网...

【技术保护点】
一种全数字延时锁定环电路，其特征在于包括主延时线、控制器、相位检测单元和复制延时线，其中主延时线的时钟接口分别接控制器的时钟接口和相位检测单元的一个时钟接口，主延时线的反馈时钟接口接相位检测单元的另一个时钟接口，相位检测单元的输出端接控制器的输入端，控制器的输出端分别接主延时线的输入端和复制延时线的输入端。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨军，鲁顺，刘新宁，时龙兴，
申请(专利权)人：东南大学，
类型：发明
国别省市：84[中国|南京]